計算機組成原理課后答案解析第四章龐海波

1、 第四章 思考題與習題1解釋下列概念 主存、 輔存、 Cache、 RAM、 SRAM、 DRAM、 ROM、 PROM、 EPROM、 EEPROM、 CDROM、 Flash Memory 答：主存：與 CPU 直接交換信息，用來存放數(shù)據(jù)和程序的存儲器。 輔存：主存的后援存儲器，不與 CPU 直接交換信息。CACHE：為了解決 CPU 和主存的速度匹配，設在主存與 CPU之間，起緩沖作用，用于提高訪存速度的一種存儲器。 RAM：隨機存儲器：是隨機存取的，在程序執(zhí)行過程中既可讀出也可寫入，存取時間與存儲單元所在位置無關。 SRAM：靜態(tài) RAM，以觸發(fā)器原理存儲信息。DRAM：動態(tài) RAM，

2、以電容充放電原理存儲信息。 ROM：只讀存儲器，在程序執(zhí)行過程中只能讀出，而不能對其寫入。 PROM：一次性編程的只讀存儲器。 EPROM：可擦除的可編程只讀存儲器，用紫外線照射進行擦寫。EEPROM：用電可擦除的可編程只讀存儲器。 CDROM：只讀型光盤 Flash Memory：快擦型存儲器，是性能價格比好，可靠性高的可擦寫非易失型存儲器2計算機中哪些部件可用于存儲信息，請按其速度、容量和價格/位排序說明。 答：寄存器、緩存、主存、磁盤、磁帶等。 速度按順序越來越慢，容量越來越高和價格/位越來越低3存儲器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？為什么要分這些層次，計算機如何管理這些層 次？ 答：存儲

3、器的層次結(jié)構(gòu)主要體現(xiàn)在Cache主存和主存輔存這兩個存儲層次上。 Cache主存層次在存儲系統(tǒng)中主要對CPU訪存起加速作用，即從整體運行的效果分析，接近于Cache的速度，而容量和位價卻接近于主存。 主存輔存層次在存儲系統(tǒng)中主要起擴容作用，其容量和位價接近于輔存，而速度接近于主存4說明存取周期和存取時間的區(qū)別。答：存取周期和存取時間的主要區(qū)別是：存取時間僅為完成一次存取操作的時間，而存取周期不僅包含操作時間，還包含操作后線路的恢復時間。即： 存取周期 = 存取時間 + 恢復時間 5什么是存儲器的帶寬？若存儲器的數(shù)據(jù)總線寬度為 32 位，存取周期為 200ns，則存儲器 的帶寬是多少？ 解：存儲

4、器的帶寬指單位時間內(nèi)從存儲器進出信息的最大數(shù)量。 存儲器帶寬 = 1/200ns×32位= 160M位/秒 = 20MB/S = 5M字/秒6某機字長為 32 位，其存儲容量是 64KB，按字編址它的尋址范圍是多少？若主存以字節(jié) 編址，試畫出主存字地址和字節(jié)地址的分配情況。 答：存儲容量是64KB時，按字節(jié)編址的尋址范圍就是64KB，則：按字尋址范圍 = 64K×8 / 32=16K字按字節(jié)編址時的主存地址分配圖如下：7一個容量為 16K×32 位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？當選用下列不同規(guī) 格的存儲芯片時，各需要多少片？ 1K×4 位，2K

5、×8 位，4K×4 位，16K×1 位，4K×8 位，8K×8 位 答：地址線和數(shù)據(jù)線的總和 = 14 + 32 = 46根； 各需要的片數(shù)為： 1K×4：16K×32 /1K×4 = 16×8 = 128片 2K×8：16K×32 /2K×8 = 8 × 4 = 32片 4K×4：16K×32 /4K×4 = 4 × 8 = 32片 16K×1：16K×32 /16K×1 = 32片 4K

6、15;8：16K×32 /4K×8 = 4 × 4 = 16片 8K×8：16K×32 / 8K×8 = 2X4 = 8片8試比較靜態(tài) RAM 和動態(tài) RAM。 特性SRAMDRAM存儲觸發(fā)器電容破壞性讀出非是需要刷新不要需要地址復用無有運行速度快慢集成度低高功耗高低適用場合cache大容量主存9什么叫刷新？為什么要刷新？說明刷新有幾種方法。 答：刷新對DRAM定期進行的全部重寫過程； 刷新原因因電容泄漏而引起的DRAM所存信息的衰減需要及時補充，因此安排了定期刷新操作； 常用的刷新方法有三種集中式、分散式、異步式。 集中式：在最大刷

7、新間隔時間內(nèi)，集中安排一段時間進行刷新； 分散式：在每個讀/寫周期之后插入一個刷新周期，無CPU訪存死時間；異步式：是集中式和分散式的折衷10半導體存儲器芯片的譯碼驅(qū)動方式有幾種？ 答：半導體存儲器芯片的譯碼驅(qū)動方式有兩種：線選法和重合法。線選法：地址譯碼信號只選中同一個字的所有位，結(jié)構(gòu)簡單，費器材；重合法：地址分行、列兩部分譯碼，行、列譯碼線的交叉點即為所選單元。可大大節(jié)省器材用量，是最常用的譯碼驅(qū)動方式11. 一個8K×8位的動態(tài)RAM芯片，其內(nèi)部結(jié)構(gòu)排列成256×256形式，存取周期為0.1µs。試問采用集中刷新、分散刷新及異步刷新三種方式的刷新間隔各為多少

8、？答：設DRAM的刷新最大間隔時間為2ms，則異步刷新的刷新間隔 =2ms/256行 =0.0078125ms =7.8125µs 即：每7.8125µs刷新一行。 集中刷新時，死時間為256*0.1us=25.6us。分散刷新，刷新間隔0.2us，死時間為0.1us，讀寫周期0.2us異步刷新，死時間0.1us，刷新間隔7.8125us。12. 畫出用1024×4位的存儲芯片組成一個容量為64K×8位的存儲器邏輯框圖。要求將64K分成4個頁面，每個頁面分16組，指出共需多少片存儲芯片。答：設采用SRAM芯片，則：總片數(shù) = （64K×8位）

9、/ （1024×4位）= 64×2 = 128片題意分析：本題設計的存儲器結(jié)構(gòu)上分為總體、頁面、組三級，因此畫圖時也應分三級畫。首先應確定各級的容量：頁面容量 = 總?cè)萘?/ 頁面數(shù) = 64K×8 / 4 = 16K×8位，4片16K×8字串聯(lián)成64K×8位組容量 = 頁面容量 / 組數(shù)   = 16K×8位 / 16 = 1K×8位，16片1K×8位字串聯(lián)成16K×8位組內(nèi)片數(shù) = 組容量 / 片容量 = 1K×8位 / 1K×4位 = 2片，兩片1K×

10、;4位芯片位并聯(lián)成1K×8位存儲器邏輯框圖： 13 設有一個 64K×8 位的 RAM 芯片， 試問該芯片共有多少個基本單元電路 （簡稱存儲基元） ？ 欲設計一種具有上述同樣多存儲基元的芯片， 要求對芯片字長的選擇應滿足地址線和數(shù) 據(jù)線的總和為最小，試確定這種芯片的地址線和數(shù)據(jù)線，并說明有幾種解答。答：存儲基元總數(shù) = 64K × 8位 = 512K位 = 219位；設存儲器有X根地址線和Y根數(shù)據(jù)線則有 2X *Y=219 Y=1,X=19 X+Y=20Y=2,X=18 X+Y=20Y=4,X=17 X+Y=21Y=8,X=16 X+Y=24Y=16,X=15 X

11、+Y=31Y=32。由上可看出：片字數(shù)越少，片字長越長，引腳數(shù)越多。片字數(shù)、片位數(shù)均按2的冪變化。結(jié)論：如果滿足地址線和數(shù)據(jù)線的總和為最小，這種芯片的引腳分配方案有兩種：地址線 = 19根，數(shù)據(jù)線 = 1根；或地址線 = 18根，數(shù)據(jù)線 = 2根。因此，有兩種解答，512K*1位和256K*2位 14某 8 位微型機地址碼為 18 位，若使用 4K×4 位的 RAM 芯片組成模塊板結(jié)構(gòu)的存儲器， 試問： （1）該機所允許的最大主存空間是多少？ （2）若每個模塊板為 32K×8 位，共需幾個模塊板？ （3）每個模塊板內(nèi)共有幾片 RAM 芯片？ （4）共有多少片 RAM？ （5

12、）CPU 如何選擇各模塊板？ 答：（1）218 = 256K，則該機所允許的最大主存空間是256K×8位（或256KB）； （2）模塊板總數(shù) = 256K×8 / 32K×8 = 8塊； （3）板內(nèi)片數(shù) = 32K×8位 / 4K×4位= 8 × 2 = 16片； （4）總片數(shù) = 16片× 8 = 128片； （5）CPU通過最高3位地址譯碼選板，次高3位地址譯碼選片。地址格式分配如下：15設 CPU 共有 16 根地址線，8 根數(shù)據(jù)線，并用 MREQ （低電平有效）作訪存控制信號， R W 作讀寫命令信號（高電平為讀，低

13、電平為寫）。現(xiàn)有下列存儲芯片： ROM（2K×8 位，4K×4 位，8K×8 位）， RAM（1K×4 位，2K×8 位，4K×8 位） 及 74138 譯碼器和其他門電路（門電路自定）。 試從上述規(guī)格中選用合適芯片，畫出 CPU 和存儲芯片的連接圖。要求： （1）最小 4K 地址為系統(tǒng)程序區(qū)，409616383 地址范圍為用戶程序區(qū)； （2）指出選用的存儲芯片類型及數(shù)量； （3）詳細畫出片選邏輯。答：（1）地址空間分配圖如下A15A12A11A8A7A4A3A004K000000000000000000001111111111114

14、K8K000100000000000000011111111111118k12k0010000000000000001011111111111112k16k00110000000000000011111111111111（2）選片：ROM：4K × 4位：2片； RAM：4K × 8位：3片；（3）CPU和存儲器連接邏輯圖及片選邏輯 16CPU 假設同上題，現(xiàn)有 8 片 8K×8 位的 RAM 芯片與 CPU 相連，試回答： （1）用 74138 譯碼器畫出 CPU 與存儲芯片的連接圖； （2）寫出每片 RAM 的地址范圍； （3）如果運行時發(fā)現(xiàn)不論往哪片 RAM

15、 寫入數(shù)據(jù)后，以 A000H 為起始地址的存儲芯片 都有與其相同的數(shù)據(jù)，分析故障原因。 （4）根據(jù)（1）的連接圖，若出現(xiàn)地址線 A13 與 CPU 斷線，并搭接到高電平上，將出 現(xiàn)什么后果？ 答：（1）CPU與存儲器芯片連接邏輯圖：（此題畫法不標準，見15題答案畫法）（2）地址空間分配00001FFF 08K； 20003fff 8K16K；40005fff 16k24K60007FFF 24k32k80009FFF 3240K；A000Bfff 40K48K；C000Dfff 48k56KE000FFFF 56k64k（3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后，以A000H為起始地址的存

16、儲芯片都有與其相同的數(shù)據(jù)，則根本的故障原因為：該存儲芯片的片選輸入端很可能總是處于低電平?？赡艿那闆r有：該片的-CS端與-WE端錯連或短路；該片的-CS端與CPU的-MREQ端錯連或短路；該片的-CS端與地線錯連或短路。在此，假設芯片與譯碼器本身都是好的。（4）如果地址線A13與CPU斷線，并搭接到高電平上，將會出現(xiàn)A13恒為“1”的情況。此時存儲器只能尋址A13=1的地址空間，A13=0的另一半地址空間將永遠訪問不到。若對A13=0的地址空間進行訪問，只能錯誤地訪問到A13=1的對應空間中去。17. 寫出1100、1101、1110、1111對應的漢明碼。答：有效信息均為n=4位，假設有效信

17、息用b4b3b2b1表示校驗位位數(shù)k=3位，（2k>=n+k+1）設校驗位分別為c1、c2、c3，則漢明碼共4+3=7位，即：c1c2b4c3b3b2b1校驗位在漢明碼中分別處于第1、2、4位c1=b4b3b1c2=b4b2b1c3=b3b2b1當有效信息為1100時，c3c2c1=011,漢明碼為1110100。當有效信息為1101時，c3c2c1=100,漢明碼為0011101。當有效信息為1110時，c3c2c1=101,漢明碼為1011110。當有效信息為1111時，c3c2c1=010,漢明碼為0110111。18. 已知收到的漢明碼（按配偶原則配置）為1100100、1100

18、111、1100000、1100001，檢查上述代碼是否出錯？第幾位出錯？答：假設接收到的漢明碼為：c1c2b4c3b3b2b1糾錯過程如下：P1=c1b4b3b1P2=c2b4b2b1P3=c3b3b2b1如果收到的漢明碼為1100100，則p3p2p1=110，說明代碼有錯，第6位（b2）出錯，有效信息為：1100如果收到的漢明碼為1100111，則p3p2p1=111，說明代碼有錯，第7位（b1）出錯，有效信息為：0110如果收到的漢明碼為1100000，則p3p2p1=011，說明代碼有錯，第3位（b4）出錯，有效信息為：1000如果收到的漢明碼為1100001，則p3p2p1=100

19、，說明代碼有錯，第4位（c3）出錯，有效信息為：000119. 已經(jīng)接收到下列漢明碼，分別寫出它們所對應的欲傳送代碼。（1）1100000（按偶性配置）（2）1100010（按偶性配置）（3）1101001（按偶性配置）（4）0011001（按奇性配置）（5）1000000（按奇性配置）（6）1110001（按奇性配置）答：（一）假設接收到的漢明碼為C1C2B4C3B3B2B1，按偶性配置則：P1=C1B4B3B1P2=C2B4B2B1P3=C3B3B1（1）如接收到的漢明碼為1100000，P1=1000=1P2=1000=1P3=000=0P3P2P1=011，第3位出錯，可糾正為1110

20、000，故欲傳送的信息為1000。（2）如接收到的漢明碼為1100010，P1=1000=1P2=1010=0P3=000=0P3P2P1=001，第1位出錯，可糾正為0100010，故欲傳送的信息為0010。（3）如接收到的漢明碼為1101001，P1=1001=0P2=1001=0P3=101=0P3P2P1=000，傳送無錯，故欲傳送的信息為0001。（二）假設接收到的漢明碼為C1C2B4C3B3B2B1，按奇性配置則：P1=C1B4B3B11P2=C2B4B2B11P3=C3B3B11（4）如接收到的漢明碼為0011001，P1=01011=1P2=01011=1P3=1011=1P3

21、P2P1=111，第7位出錯，可糾正為0011000，故欲傳送的信息為1000。（5）如接收到的漢明碼為1000000，P1=10001=0P2=01001=0P3=0001=1P3P2P1=100，第4位出錯，可糾正為1001000，故欲傳送的信息為0000。（6）如接收到的漢明碼為1110001，P1=11011=0P2=11011=0P3=0011=0P3P2P1=000，傳送無錯，故欲傳送的信息為1001。20. 欲傳送的二進制代碼為1001101，用奇校驗來確定其對應的漢明碼，若在第6位出錯，說明糾錯過程。答：欲傳送的二進制代碼為1001101，有效信息位數(shù)為n=7位，則漢

22、明校驗的校驗位為k位，則：2k>=n+k+1，k=4，進行奇校驗設校驗位為C1C2C3C4，漢明碼為C1C2B7C3B6B5B4C4B3B2B1，C1=1B7B6B4B3B1=110111=1C2=1B7B5B4B2B1=110101=0C3=1B6B5B4=1001=0C4=1B3B2B1=1101=1   故傳送的漢明碼為10100011101，若第6位(B5)出錯，即接收的碼字為10100111101，則P1=1C1B7B6B4B3B1=1110111=0P2=1C2B7B5B4B2B1=1011101=1P3=1C3B6B5B4=10011=1P4=

23、1C4B3B2B1=11101=0P4P3P2P1=0110說明第6位出錯，對第6位取反即完成糾錯。21. 為什么在漢明碼糾錯過程中，新的檢測位P4P2P1的狀態(tài)即指出了編碼中錯誤的信息位？答：漢明碼屬于分組奇偶校驗，P4P2P1=000，說明接收方生成的校驗位和收到的校驗位相同，否則不同說明出錯。由于分組時校驗位只參加一組奇偶校驗，有效信息參加至少兩組奇偶校驗，如果校驗位出錯，P4P2P1的某一位將為1，剛好對應位號4、2、1；如果有效信息出錯，將引起P4P2P1中至少兩位為1，如B1出錯，將使P4 P2P1均為1， P4P2P1=111,22某機字長 16 位，常規(guī)的存儲空間為 64K 字

24、，若想不改用其他高速的存儲芯片，而使訪 存速度提高到 8 倍，可采取什么措施？畫圖說明。解：若想不改用高速存儲芯片，而使訪存速度提高到8倍，可采取八體交叉存取技術，8體交叉訪問時序如下圖：線路圖如下圖：23. 設CPU共有16根地址線，8根數(shù)據(jù)線，并用M/-IO作為訪問存儲器或I/O的控制信號（高電平為訪存，低電平為訪I/O)，-WR（低電平有效）為寫命令，-RD（低電平有效）為讀命令。設計一個容量為64KB的采用低位交叉編址的8體并行結(jié)構(gòu)存儲器。現(xiàn)有右圖所示的存儲芯片及138譯碼器。畫出CPU和存儲芯片（芯片容量自定）的連接圖，并寫出圖中每個存儲芯片的地址范圍（用十六進制數(shù)表示）。答：芯片容

25、量=64KB/8=8KB 每個芯片（體）的地址范圍以8為模低位交叉分布如下：方案1：8體交叉編址的CPU和存儲芯片的連接圖：注：此設計方案只能實現(xiàn)八體之間的低位交叉尋址，但不能實現(xiàn)八體并行操作。方案2：8體交叉并行存取系統(tǒng)體內(nèi)邏輯如下由于存儲器單體的存取周期為T，而CPU的總線訪存周期為（1/8）T，故體內(nèi)邏輯要支持單體的獨立工作速率。因此在SRAM芯片的外圍加了地址、數(shù)據(jù)的輸入/輸出緩沖裝置，以及控制信號的擴展裝置。CPU和各體的連接圖：由于存儲器單體的工作速率和總線速率不一致，因此各體之間存在總線分配問題，存儲器不能簡單地和CPU直接相連，要在存儲管理部件的控制下連接。24. 一個4體低位

26、交叉的存儲器，假設存取周期為T，CPU每隔1/4存取周期啟動一個存儲體，試問依次訪問64個字需多少個存取周期？ 答：本題中，只有訪問第一個字需一個存取周期，從第二個字開始，每隔1/4存取周期即可訪問一個字，因此，依次訪問64個字需：存取周期個數(shù) =(64-1)×(1/4)T+T =（63/4+1）T =15.75+1 =16.75T25. 什么是“程序訪問的局部性”？存儲系統(tǒng)中哪一級采用了程序訪問的局部性原理？ 答：程序運行的局部性原理指：對局部范圍的存儲器地址頻繁訪問，而對此范圍以外的地址則訪問甚少的現(xiàn)象。時間：在一小段時間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問；空間：在空間

27、上，這些被訪問的程序和數(shù)據(jù)往往集中在一小片存儲區(qū)；在訪問順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大。存儲系統(tǒng)中Cache主存層次采用了程序訪問的局部性原理。26. 計算機中設置Cache的作用是什么？能不能把Cache的容量擴大，最后取代主存，為什么？ 答：計算機中設置Cache主要是為了加速CPU訪存速度；不能把Cache的容量擴大到最后取代主存，價格以及體積原因不適合。27.Cache做在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開又有什么好處？答：Cache做在CPU芯片內(nèi)主要有下面幾個好處：1）可提高外部總線的利用率。因為Cache在CPU芯片內(nèi)，CPU訪問Cache時不

28、必占用外部總線。2）Cache不占用外部總線就意味著外部總線可更多地支持I/O設備與主存的信息傳輸，增強了系統(tǒng)的整體效率。3）可提高存取速度。因為Cache與CPU之間的數(shù)據(jù)通路大大縮短,故存取速度得以提高。將指令Cache和數(shù)據(jù)Cache分開有如下好處：1）可支持超前控制和流水線控制，有利于這類控制方式下指令預取操作的完成。2）指令Cache可用ROM實現(xiàn)，以提高指令存取的可靠性。3）數(shù)據(jù)Cache對不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例32位），也可支持浮點數(shù)據(jù)（如64位）。28. 設主存容量為256K字，Cache容量為2K字，塊長為4。（1）設計Cache地址格式，Cache中可

29、裝入多少塊數(shù)據(jù)？（2）在直接映射方式下，設計主存地址格式。（3）在四路組相聯(lián)映射方式下，設計主存地址格式。（4）在全相聯(lián)映射方式下，設計主存地址格式。（5）若存儲字長為32位，存儲器按字節(jié)尋址，寫出上述三種映射方式下主存的地址格式答：（1）cache地址長度為11位，塊內(nèi)地址長度為2位。主存地址位數(shù)為18位 9位2位緩存塊號塊內(nèi)地址Cache可裝入29=512個塊（2）直接映射方式7位9位2位標記緩存塊號塊內(nèi)地址（3）四路組相連9位7位2位標記組地址塊內(nèi)地址（4）全相連16位2位標記塊內(nèi)地址（5）直接映射方式7位9位4位標記緩存塊號塊內(nèi)地址四路組相連9位7位4位標記組地址塊內(nèi)地址全相連16位4

30、位標記塊內(nèi)地址29. 假設CPU執(zhí)行某段程序時共訪問Cache命中4800次，訪問主存200次，已知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系統(tǒng)的平均訪問時間和效率，試問該系統(tǒng)的性能提高了多少？答：命中率h=4800/（4800+200）= 96%平均訪問時間 ta= 0.96*30+0.04*150=34.8ns效率e=tc/ta=30/34.8=86.2%性能提高倍數(shù) 150/34.8 -1 =3.330. 一個組相聯(lián)映射的Cache由64塊組成，每組內(nèi)包含4塊。主存包含4096塊，每塊由128字組成，訪存地址為字地址。試問主存和

31、Cache的地址各為幾位？畫出主存的地址格式。答：緩存塊號6位，塊內(nèi)地址7位，cache地址為13位。組地址6-2=4位，主存塊號12位，塊內(nèi)地址7位。主存地址19位8位4位7位主存標記組地址塊內(nèi)地址31.設主存容量為1MB，采用直接映射方式的Cache容量為16KB，塊長為4，每字32位。試問主存地址為ABCDEH的存儲單元在Cache中的什么位置？答：6位10位4標記緩存塊號塊內(nèi)地址A19A15A11A7A31010 1011 1100 1101 111032. 設某機主存容量為4MB，Cache容量為16KB，每字塊有8個字，每字32位，設計一個四路組相聯(lián)映射（即Cache每組內(nèi)共有4個

32、字塊）的Cache組織。（1）畫出主存地址字段中各段的位數(shù)；（2）設Cache的初態(tài)為空，CPU依次從主存第0、1、289號單元讀出90個字（主存一次讀出一個字），并重復按此次序讀8次，問命中率是多少？（3）若Cache的速度是主存的6倍，試問有Cache和無Cache相比，速度約提高多少倍？答：（1）考慮按字編址：10位7位3主存標記組地址塊內(nèi)地址（2）當主存讀0號字單元時，將主存0號字塊（07）調(diào)入Cache（0組0號塊），主存讀8號字單元時，將1號塊（815）調(diào)入Cache（1組0號塊） 主存讀89號單元時，將11號塊（8889）調(diào)入Cache（11組0號塊）。不命中次數(shù)為 90/8 =

33、 12 （上取整）總訪問次數(shù)為 90*8=720Cache命中率 =（720-12）/720=98%（3）設無Cache時訪主存需時720T（T為主存周期），加入Cache后需時： 708´T/6+12T =（118+12）T=130T 則：720T/130T =5.54倍 有Cache和無Cache相比，速度提高了4.54倍左右33. 簡要說明提高訪存速度可采取的措施答：(1)采用高速器件，選用存取周期短的芯片，可提高存儲器的速度。(2)采用Cache , CPU將最近期要用的信息先調(diào)人Cache，而Cache的速度比主存快得多，這樣CPU每次只需從Cache中取出(或存人)信息，

34、從而縮短了訪存時間，提高了訪存速度。(3)調(diào)整主存結(jié)構(gòu)，如采用單體多字結(jié)構(gòu)(在一個存取周期內(nèi)讀出多個存儲字，可增加存儲器的帶寬)，或采用多體結(jié)構(gòu)存儲器(參考第16題答案)。34答：主存的速度指標用存儲周期表示，因為主存是隨機存取存儲器，存取周期不隨存儲單元的地址不同而改變。外存的速度指標，以磁盤為例，一般包括尋道時間，等待時間和數(shù)據(jù)傳輸時間三個量。磁盤存儲器屬于磁表面存儲器，其存取周期與存儲單元的位置有關，不同位置所需要的尋道時間和等待時間不同，故不能以一個物理量來衡量。35. 畫出RZ、NRZ、NRZ1、PE、FM寫入數(shù)字串1011001的寫入電流波形圖。答：36. 以寫入1001 0110

35、為例，比較調(diào)頻制和改進調(diào)頻制的寫電流波形圖。答：37. 畫出調(diào)相制記錄01100010的驅(qū)動電流、記錄磁通、感應電勢、同步脈沖及讀出代碼等幾種波形。答：38. 磁盤組有6片磁盤，最外兩側(cè)盤面可以記錄，存儲區(qū)域內(nèi)徑22cm，外徑33cm，道密度為40道/cm，內(nèi)層密度為400位/cm，轉(zhuǎn)速3600轉(zhuǎn)/分。 （1）共有多少存儲面可用？ （2）共有多少柱面？ （3）盤組總存儲容量是多少？ （4）數(shù)據(jù)傳輸率是多少？答：（1）共有：6×2= 12個存儲面可用；（2）有效存儲區(qū)域 =（33-22）/2 = 5.5cm 柱面數(shù) = 40道/cm × 5.5cm= 220道（3）內(nèi)層道周長=3.14*22cm= 69.08cm 道容量=400位/cm×69.08cm = 3454B 面容量=3454B×220道 = 759 880B 盤組總?cè)萘?=759，880B×12面 = 8.70MB （4）轉(zhuǎn)速 = 3600轉(zhuǎn) / 60秒 = 60轉(zhuǎn)/秒 數(shù)據(jù)傳輸率 = 3454B × 60轉(zhuǎn)/秒=207，240 B/S39. 某磁盤存儲器轉(zhuǎn)速為3000轉(zhuǎn)/分，共有4個記錄盤面，每毫米5道，每道記錄信息12 288字節(jié)，最小磁道直徑為230mm，