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文檔簡介
1、基于FPGA智能電子搶答器畢業(yè)設(shè)計答辯課題簡介:課題簡介: 基于基于VHDL語言,并采用語言,并采用FPGA作為作為控制核心,設(shè)計一種四路智能電子搶答控制核心,設(shè)計一種四路智能電子搶答器,使其能夠?qū)崿F(xiàn)正確顯示最先搶答的器,使其能夠?qū)崿F(xiàn)正確顯示最先搶答的選手號碼,對答題時間進行選手號碼,對答題時間進行l(wèi)00S的限時的限時報警以及復(fù)位重新?lián)尨鸬墓δ?。具有電報警以及?fù)位重新?lián)尨鸬墓δ堋>哂须娐泛唵?、操作方便、靈敏可靠等優(yōu)點。路簡單、操作方便、靈敏可靠等優(yōu)點。畢業(yè)設(shè)計答辯實施方案:實施方案:利用利用VHDL硬件描述語言進行編程,我的硬件描述語言進行編程,我的這個設(shè)計主要包括七個模塊:判斷模塊,鎖這個設(shè)
2、計主要包括七個模塊:判斷模塊,鎖存模塊,轉(zhuǎn)換模塊,掃描模塊,片選模塊,存模塊,轉(zhuǎn)換模塊,掃描模塊,片選模塊,定時報警模塊和譯碼模塊。編程完成后,用定時報警模塊和譯碼模塊。編程完成后,用QuartersII軟件進行編譯,驗證正確后再進軟件進行編譯,驗證正確后再進行仿真。最后利用行仿真。最后利用cyclone中的中的EP1C3T144C8制作成實際的系統(tǒng)進行測試。制作成實際的系統(tǒng)進行測試。畢業(yè)設(shè)計答辯電子搶答器源程序電子搶答器源程序搶答鑒別模塊搶答鑒別模塊FENGFENG-feng.vhdLIBRARY IEEE;USE IEEE STD_LOGIC_1164.ALL;ENTITY FENG IS
3、PORT(CP,CLR:IN STD_LOGIC;Q:OUT STD_LOGIC); END FENG; ARCHITECTURE FENG_ARC OF FENG IS BEGINPROCESS(CP,CLR) BEGINPROCESS(CP,CLR) BEGINIF CLR=0THEN Q=0; ELESIF CPEVENT AND CP=0THENQ=1;END IF; END PROCESS; END FENG_ARC;畢業(yè)設(shè)計答辯片選信號產(chǎn)生模塊片選信號產(chǎn)生模塊SEL-sel.vhdLIBRARY IEEE;USE IEEE STD_LOGIC_1164.ALL; ENTITY SE
4、L IS PORT(CLK:IN STD_LOGIC;a:OUT INTEGER RANGE 0 TO 7); END SEL; ARCHITECTURE SEL_ARC OF SEL IS BEGINPROCESS(CLK)VARIABLE AA:INTEGER RANGE 0 TO 7;BEGINIF CLKEVENT AND CLK=1THENAA:=AA+1;END IF;A=AA;END PROCESS; END SEL_ARC;鎖存器模塊鎖存器模塊LOCKB-lockb.vhdLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOC
5、KB ISPORT(D1,D2,D3,D4:IN STD_LOGIC;CLK,CLR:IN STD_LOGIC;Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC); END LOCKB; ARCHITECTURE LOCK_ARC OF LOCKB ISBEGIN PROCESS(CLK)BEGINIF CLR=0THENQ1=0;Q2=0;Q3=0;Q4=0;ALM=0;ELSIF CLKEVENT AND CLK=1THENQ1=D1;Q2=D2;Q3=D3;Q4=D4;ALMQQQQQQQQQ=1111;END CASE; END PROCESS; END CH31_ARC;畢
6、業(yè)設(shè)計答辯倒計時模塊倒計時模塊COUNT -count.vhdLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT ISPORT(CLK,EN:IN STD_LOGIC;H,L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SOUND:OUT STD_LOGIC); END COUNT; ARCHITECTURE COUNT_ARC OF COUNT ISBEGINPROCESS(CLK,EN) VARIABLE HH,LL:STD_LOGIC_VEC
7、TOR(3 DOWNTO 0); BEGINIF CLKEVENT AND CLK=1THENIF EN=1THEN; IF LL=0 AND HH=0 THEN SOUND=1; ELSIF LL=0 THENLL:=1001;HH:=HH-1; ELSELL:=LL-1; END IF; ELSE SOUND=0;HH:=1001;LL:=1001;END IF; END IF; H=HH; LQQQQQQQQQQQ=0000000;END CASE; END PROCESS;畢業(yè)設(shè)計答辯搶答器系統(tǒng)原理圖搶答器系統(tǒng)原理圖畢業(yè)設(shè)計答辯在在QuartersII中對程序生成模塊,中對程序生成模塊
8、,連接電路圖,可得到搶答器的頂層原連接電路圖,可得到搶答器的頂層原理圖。理圖。畢業(yè)設(shè)計答辯頂層原理圖頂層原理圖畢業(yè)設(shè)計答辯接下來對每個模塊進行波形仿真,得接下來對每個模塊進行波形仿真,得到波形圖:到波形圖:畢業(yè)設(shè)計答辯Feng搶答判斷模塊:Lockb鎖存模塊:畢業(yè)設(shè)計答辯Ch31a掃描模塊:Ch41a顯示轉(zhuǎn)換模塊:畢業(yè)設(shè)計答辯Count定時模塊:Sel片選模塊:畢業(yè)設(shè)計答辯結(jié)結(jié) 論論本文介紹了基于本文介紹了基于FPGAFPGA的智能電子搶答器的智能電子搶答器的設(shè)計,本設(shè)計使用的設(shè)計,本設(shè)計使用VHDLVHDL語言,對智能搶語言,對智能搶答器的每一個模塊進行分析,設(shè)計,編譯,答器的每一個模塊進行分析,設(shè)計,編譯,并在并在quartersIIquartersII軟件的支持下,對其進行軟件的支持下,
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