廣東海洋大學(xué)EDA實(shí)驗(yàn)報(bào)告

1、.EDA技術(shù)與應(yīng)用實(shí)驗(yàn)報(bào)告專 業(yè) 軟件工程班 級(jí) 學(xué) 號(hào) 姓 名 指導(dǎo)老師 完成日期2019年1月4日 成績(jī)：目錄實(shí)驗(yàn)一 開關(guān)、數(shù)碼管和多路選擇器4Part141.實(shí)驗(yàn)內(nèi)容：42.實(shí)驗(yàn)設(shè)計(jì)：43.實(shí)驗(yàn)過(guò)程：44.實(shí)驗(yàn)結(jié)果：4Part251.實(shí)驗(yàn)內(nèi)容：52.實(shí)驗(yàn)設(shè)計(jì)：53.實(shí)驗(yàn)過(guò)程：54.實(shí)驗(yàn)結(jié)果：5Part351.實(shí)驗(yàn)內(nèi)容52.實(shí)驗(yàn)設(shè)計(jì)63.實(shí)驗(yàn)過(guò)程64.實(shí)驗(yàn)結(jié)果7Part471.實(shí)驗(yàn)內(nèi)容72.實(shí)驗(yàn)設(shè)計(jì)73.實(shí)驗(yàn)過(guò)程84.實(shí)驗(yàn)結(jié)果8Part591.實(shí)驗(yàn)內(nèi)容：92.實(shí)驗(yàn)設(shè)計(jì):93.實(shí)驗(yàn)過(guò)程:104.實(shí)驗(yàn)結(jié)果：12實(shí)驗(yàn)二 數(shù)字和顯示15Part1151.實(shí)驗(yàn)內(nèi)容152.實(shí)驗(yàn)設(shè)計(jì)153.實(shí)驗(yàn)過(guò)程16

2、4.實(shí)驗(yàn)結(jié)果17Part2181.實(shí)驗(yàn)內(nèi)容182.實(shí)驗(yàn)設(shè)計(jì)183.實(shí)驗(yàn)過(guò)程204.實(shí)驗(yàn)結(jié)果21Part3221.實(shí)驗(yàn)內(nèi)容222.實(shí)驗(yàn)設(shè)計(jì)223.實(shí)驗(yàn)過(guò)程234.實(shí)驗(yàn)結(jié)果24Part4241.實(shí)驗(yàn)內(nèi)容242.實(shí)驗(yàn)設(shè)計(jì)243.實(shí)驗(yàn)過(guò)程254.實(shí)驗(yàn)結(jié)果27Part5271.實(shí)驗(yàn)內(nèi)容272.實(shí)驗(yàn)設(shè)計(jì)：273.實(shí)驗(yàn)過(guò)程284.實(shí)驗(yàn)結(jié)果29Part7301.實(shí)驗(yàn)內(nèi)容：302.實(shí)驗(yàn)設(shè)計(jì)：303.實(shí)驗(yàn)過(guò)程：324.實(shí)驗(yàn)結(jié)果：35實(shí)驗(yàn)三 觸發(fā)器、翻轉(zhuǎn)和鎖存器37Part1371.實(shí)驗(yàn)內(nèi)容372.實(shí)驗(yàn)設(shè)計(jì)373.實(shí)驗(yàn)過(guò)程：374.實(shí)驗(yàn)結(jié)果38Part2381.實(shí)驗(yàn)內(nèi)容382.實(shí)驗(yàn)設(shè)計(jì)383.實(shí)驗(yàn)過(guò)程394.實(shí)驗(yàn)結(jié)

3、果39Part3401.實(shí)驗(yàn)內(nèi)容402.實(shí)驗(yàn)設(shè)計(jì)403.實(shí)驗(yàn)過(guò)程404.實(shí)驗(yàn)結(jié)果41Part4411.實(shí)驗(yàn)內(nèi)容412.實(shí)驗(yàn)設(shè)計(jì)42Part5431.實(shí)驗(yàn)內(nèi)容：432.實(shí)驗(yàn)設(shè)計(jì)：433.實(shí)驗(yàn)過(guò)程：444.實(shí)驗(yàn)結(jié)果：46實(shí)驗(yàn)一 開關(guān)、數(shù)碼管和多路選擇器Part11.實(shí)驗(yàn)內(nèi)容：通過(guò)SW0-17控制LEDR的亮滅2.實(shí)驗(yàn)設(shè)計(jì)：SW輸入直接接LEDR3.實(shí)驗(yàn)過(guò)程：代碼如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY LabIPartI ISPORT ( SW: INSTD_LOGIC_VECTOR(17 DOWNTO 0); LEDR : OUTSTD

4、_LOGIC_VECTOR(17 DOWNTO 0);END LabIPartI;ARCHITECTURE Behavior OF LabIPartI IS BEGINLEDR = SW;END Behavior;4.實(shí)驗(yàn)結(jié)果：SW（1）=0.其余為1結(jié)果：LEDR（1）=1Part21.實(shí)驗(yàn)內(nèi)容：二選一選擇器2.實(shí)驗(yàn)設(shè)計(jì)：兩個(gè)輸入x，y一個(gè)控制信號(hào)s輸出z3.實(shí)驗(yàn)過(guò)程：代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 ISPORT(X,Y:IN STD_LOGIC; S :IN STD_LOGIC; Z :OUT STD_L

5、OGIC);END mux21;ARCHITECTURE BEV_MUX21 OF mux21 ISBEGINZ=X WHEN S=0 ELSE Y;END BEV_MUX21;4.實(shí)驗(yàn)結(jié)果：仿真圖：x，y都輸入1，選擇信號(hào)為1選擇y，故z=1；Part31.實(shí)驗(yàn)內(nèi)容利用二選一選擇器組合成3位五選一的選擇器，電路圖1所示，真值表圖2圖1圖22.實(shí)驗(yàn)設(shè)計(jì)設(shè)計(jì)思路：利用四個(gè)二選一選擇器組合成一個(gè)三位五選一3.實(shí)驗(yàn)過(guò)程LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux3b51 IS PORT(D4,D3,D2,D1,D0:IN STD_LOGIC_

6、VECTOR(2 DOWNTO 0); s2,s1,s0:IN STD_LOGIC; Y0:OUT STD_LOGIC_VECTOR(2 DOWNTO 0) );END mux3b51;ARCHITECTURE bev OF mux3b51 IS COMPONENT mux3b21 PORT ( a,b:in std_logic_VECTOR(2 DOWNTO 0); s:in std_logic; y:out std_logic_VECTOR(2 DOWNTO 0) ); END COMPONENT; SIGNAL E1,E2,E3: STD_LOGIC_VECTOR(2 DOWNTO 0)

7、;BEGINU1:mux3b21 PORT MAP(D0,D1,s0,E1);U2:mux3b21 PORT MAP(D2,D3,s0,E2);U3:mux3b21 PORT MAP(E1,E2,s1,E3);U4:mux3b21 PORT MAP(E3,D4,s2,Y0);END bev;4.實(shí)驗(yàn)結(jié)果仿真圖：Part41.實(shí)驗(yàn)內(nèi)容把輸入的三位二進(jìn)制數(shù)轉(zhuǎn)換成一個(gè)十進(jìn)制數(shù)在7段數(shù)碼管上顯示2.實(shí)驗(yàn)設(shè)計(jì)設(shè)計(jì)思路：把利用編碼器，把三位二進(jìn)制數(shù)轉(zhuǎn)換成7位二進(jìn)制數(shù)。3.實(shí)驗(yàn)過(guò)程代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY number0to9

8、ISPORT (IN0,IN1,IN2,IN3:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END number0to9;ARCHITECTURE BEV_OF_NUMBER OF number0to9 ISSIGNAL SEL:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN SEL=IN3&IN2&IN1&IN0; OUTPUT=1000000 WHEN SEL=0000 ELSE 1111001 WHEN SEL=0001 ELSE 0100100 WHEN SEL=0010 ELSE 0110000 W

9、HEN SEL=0011 ELSE 0011001 WHEN SEL=0100 ELSE 0010010 WHEN SEL=0101 ELSE 0000010 WHEN SEL=0110 ELSE 1111000 WHEN SEL=0111 ELSE 0000000 WHEN SEL=1000 ELSE 0010000 WHEN SEL=1001 ELSE 1111111;END BEV_OF_NUMBER;4.實(shí)驗(yàn)結(jié)果仿真圖：Part51.實(shí)驗(yàn)內(nèi)容：考慮圖七所示的電路，利用一個(gè)3位寬的5選1多路選擇器來(lái)在7段數(shù)碼管顯示5個(gè)字符，使用第四部分的7段解碼器，該電路可以顯示H、E、L、O和“空白”

10、字符。使用開關(guān)SW14-0根據(jù)表一設(shè)置字符代碼，通過(guò)設(shè)置開關(guān)SW17-15選擇特定字符進(jìn)行顯示。本次實(shí)驗(yàn)要求使用第三部分和第四部分實(shí)驗(yàn)中的電路作為子電路，你需要擴(kuò)展圖8中的代碼，以便它使用五個(gè)七段數(shù)碼管顯示，而不僅僅是一個(gè)。你需要使用每個(gè)子電路實(shí)例。并且當(dāng)開關(guān)SW17-15被切換時(shí)，能夠在顯示器上循環(huán)改單詞，表2即為所示的輸出模式。表22.實(shí)驗(yàn)設(shè)計(jì):頂層圖：依照表2的輸出模式，即每一列對(duì)應(yīng)一個(gè)字母選擇，由名mux51的選擇器選擇五個(gè)譯碼器的輸出結(jié)果。圖中的每個(gè)譯碼器輸入輸出對(duì)應(yīng)圖1真值表。設(shè)計(jì)：五選一選擇器由四個(gè)二選一選擇器構(gòu)成。五個(gè)字母在七段共陰極數(shù)碼管顯示利用第四部分的譯碼器組合而成?？赏?/p>

11、過(guò)SW2-0讓五個(gè)字母循環(huán)顯示譯碼器真值表如圖：圖13.實(shí)驗(yàn)過(guò)程:頂層圖代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY part5 ISPORT(SW:IN STD_LOGIC_VECTOR(17 DOWNTO 0); HEX0,HEX1,HEX2,HEX3,HEX4:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END part5;ARCHITECTURE BEVPART5 OF part5 ISCOMPONENT char1 -第一個(gè)字母元件例化PORT(INPUT1:IN STD_LOGIC_VECTOR(2 DO

12、WNTO 0); OUT1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;COMPONENT char2 -第二個(gè)字母元件例化PORT (INPUT2:IN STD_LOGIC_VECTOR(2 DOWNTO 0); OUT2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;COMPONENT char3 -第三個(gè)字母元件例化 PORT(INPUT3:IN STD_LOGIC_VECTOR(2 DOWNTO 0); OUT3:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END

13、COMPONENT; COMPONENT char4 -第四個(gè)字母元件例化PORT(INPUT4:IN STD_LOGIC_VECTOR(2 DOWNTO 0); OUT4:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END COMPONENT; COMPONENT char5 -第五個(gè)字母元件例化PORT(INPUT5:IN STD_LOGIC_VECTOR(2 DOWNTO 0); OUT5:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END COMPONENT; COMPONENT mux51 -五選一選擇器例化PORT(S,U,V,W,X

14、,Y:IN STD_LOGIC_VECTOR(2 DOWNTO 0);-S為控制信號(hào) M:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END COMPONENT; SIGNAL A:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINU1:mux51 PORT MAP(SW(2 DOWNTO 0),SW(5 DOWNTO 3),SW(8 DOWNTO 6),SW(11 DOWNTO 9),SW(14 DOWNTO 12),SW(17 DOWNTO 15),A);-SW2-0控制字母的循環(huán)顯示CH1:char1 PORT MAP(A,HEX4); -輸出的

15、字母在數(shù)碼管上顯示CH2:char2 PORT MAP(A,HEX3);CH3:char3 PORT MAP(A,HEX2);CH4:char4 PORT MAP(A,HEX1);CH5:char5 PORT MAP(A,HEX0);END BEVPART5;三位五選一：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux3b51 IS PORT(D4,D3,D2,D1,D0:IN STD_LOGIC_VECTOR(2 DOWNTO 0); s2,s1,s0:IN STD_LOGIC; Y0:OUT STD_LOGIC_VECTOR(2 DOW

16、NTO 0) );END mux3b51;ARCHITECTURE bev OF mux3b51 IS COMPONENT mux3b21-對(duì)三位二選一例化 PORT ( a,b:in std_logic_VECTOR(2 DOWNTO 0); s:in std_logic; y:out std_logic_VECTOR(2 DOWNTO 0) ); END COMPONENT; SIGNAL E1,E2,E3: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINU1:mux3b21 PORT MAP(D0,D1,s0,E1);U2:mux3b21 PORT MAP(D2,D

17、3,s0,E2);U3:mux3b21 PORT MAP(E1,E2,s1,E3);U4:mux3b21 PORT MAP(E3,D4,s2,Y0);END bev;4.實(shí)驗(yàn)結(jié)果：仿真圖：當(dāng)輸入為“000”時(shí)HEX0顯示字母“O”當(dāng)輸入為“000”時(shí)HEX1顯示字母“L”當(dāng)輸入為“000”時(shí)HEX2顯示字母“L”當(dāng)輸入為“000”時(shí)HEX3顯示字母“E”當(dāng)輸入為“000”時(shí)HEX4顯示字母“H”運(yùn)行結(jié)果：通過(guò)SW0-2調(diào)節(jié)顯示當(dāng)SW2-0=000時(shí)當(dāng)SW2-0=001時(shí)當(dāng)SW2-0=010時(shí)當(dāng)SW2-0=011時(shí)當(dāng)SW2-0=100時(shí)實(shí)驗(yàn)二 數(shù)字和顯示Part11.實(shí)驗(yàn)內(nèi)容在7段顯示器上顯示由

18、開關(guān)SW150設(shè)置的值hex3到hex0。讓SW1512、SW118、SW74和SW30表示的值分別顯示在hex3、hex2、hex1和hex0上。電路應(yīng)該能夠顯示0到9之間的數(shù)字，并且應(yīng)該將1010到1111的值忽略。2.實(shí)驗(yàn)設(shè)計(jì)設(shè)計(jì)思路：SW0-3對(duì)應(yīng)HEX0，SW4-7對(duì)應(yīng)HEX1，SW8-11對(duì)應(yīng)HEX2，SW12-15對(duì)應(yīng)HEX3。頂層圖是由四個(gè)數(shù)據(jù)譯碼器組成。最底層譯碼器如圖：頂層電路如圖：3.實(shí)驗(yàn)過(guò)程頂層代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY display0to9 ISPORT(SW:IN STD_LOGIC_V

19、ECTOR(15 DOWNTO 0); HEX0,HEX1,HEX2,HEX3:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY;ARCHITECTURE BEV1 OF display0to9 ISCOMPONENT number0to9-把四位2進(jìn)制數(shù)轉(zhuǎn)換成1位十進(jìn)制數(shù)并在數(shù)碼管上顯示PORT(INPUT:IN STD_LOGIC_VECTOR(3 DOWNTO 0); OUTPUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;BEGINN1:number0to9 PORT MAP(SW(3 DOWNT

20、O 0),HEX0);N2:number0to9 PORT MAP(SW(7 DOWNTO 4),HEX1);N3:number0to9 PORT MAP(SW(11 DOWNTO 8),HEX2);N4:number0to9 PORT MAP(SW(15 DOWNTO 12),HEX3);END ARCHITECTURE;器件number0to9：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY number0to9 ISPORT (IN0,IN1,IN2,IN3:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC_VECTOR

21、(6 DOWNTO 0);END number0to9;ARCHITECTURE BEV_OF_NUMBER OF number0to9 ISSIGNAL SEL:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN SEL=IN3&IN2&IN1&IN0; OUTPUT=1000000 WHEN SEL=0000 ELSE 1111001 WHEN SEL=0001 ELSE 0100100 WHEN SEL=0010 ELSE 0110000 WHEN SEL=0011 ELSE 0011001 WHEN SEL=0100 ELSE 0010010 WHEN SEL=010

22、1 ELSE 0000010 WHEN SEL=0110 ELSE 1111000 WHEN SEL=0111 ELSE 0000000 WHEN SEL=1000 ELSE 0010000 WHEN SEL=1001 ELSE 1111111;END BEV_OF_NUMBER;4.實(shí)驗(yàn)結(jié)果SW0-15一次輸入的數(shù)為1 2 3 4,HEX0：1111001（1）HEX1：0100100（2）HEX2：0110000（3）HEX3：0011001（4）Part21.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)將四位二進(jìn)制數(shù)v=v3v2v1v0轉(zhuǎn)換為兩位十進(jìn)制數(shù)d=d1d0的電路。表1顯示了所需的輸出值。該電路的部分設(shè)計(jì)如

23、圖1所示。它包括一個(gè)比較器，用于檢查V值是否大于9，并在7段顯示器的控制中使用該比較器的輸出。您將通過(guò)創(chuàng)建包含比較器、多路復(fù)用器和電路A（此時(shí)不包括電路B或7段解碼器）的VHDL實(shí)體來(lái)完成此電路的設(shè)計(jì)。vhdl實(shí)體應(yīng)該具有四位輸入v、四位輸出m和輸出z。本練習(xí)的目的是使用簡(jiǎn)單的vhdl賦值語(yǔ)句來(lái)使用布爾表達(dá)式指定所需的邏輯函數(shù)。2.實(shí)驗(yàn)設(shè)計(jì)設(shè)計(jì)思路：把比較器、二選選擇器，circuitA封裝成一個(gè)器件。比較器的設(shè)計(jì)是讓輸入的四位數(shù)的第4位和第三位做與運(yùn)算，第四位和第二位做與運(yùn)算，若有其中一個(gè)與運(yùn)算的結(jié)果為1，則證明這個(gè)數(shù)大于9則有進(jìn)位。然后對(duì)數(shù)據(jù)的第1,2，3位進(jìn)行處理，把十位和個(gè)位在HEX上

24、顯示。比較器、二選選擇器，circuitA封裝成一個(gè)器件頂層圖：3.實(shí)驗(yàn)過(guò)程頂層代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LPII ISPORT (SW:IN STD_LOGIC_VECTOR(3 DOWNTO 0); HEX0,HEX1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END LPII;ARCHITECTURE BEV_LPII OF LPII ISCOMPONENT manage_L2PIIPORT(V0,V1,V2,V3:IN STD_LOGIC; OUTPUT0,OUTPUT1,OUTPUT2

25、,OUTPUT3,OUTPUT4:OUT STD_LOGIC);END COMPONENT;COMPONENT circuitBPORT(ZIN:IN STD_LOGIC; ZOUTPUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;COMPONENT number0to9PORT(IN0,IN1,IN2,IN3:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;SIGNAL m0,m1,m2,m3,z:STD_LOGIC;SIGNAL M:STD_LOGIC

26、_VECTOR(3 DOWNTO 0);BEGINMA:manage_L2PII PORT MAP(SW(0),SW(1),SW(2),SW(3),m0,m1,m2,m3,z);CI:circuitB PORT MAP(Z,HEX1);NU:number0to9 PORT MAP(m0,m1,m2,m3,HEX0);END BEV_LPII;比較器、二選選擇器，circuitA封裝成一個(gè)器件代碼:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY manage_L2PII ISPORT(V0,V1,V2,V3:IN STD_LOGIC; OUTPUT

27、0,OUTPUT1,OUTPUT2,OUTPUT3,OUTPUT4:OUT STD_LOGIC);END manage_L2PII;ARCHITECTURE BEV_MANAGE OF manage_L2PII ISCOMPONENT mux21 PORT(X,Y:IN STD_LOGIC;S :IN STD_LOGIC;Z :OUT STD_LOGIC);END COMPONENT;COMPONENT circuitA PORT(V0_IN,V1_IN,V2_IN:IN STD_LOGIC;V0_OUT,V1_OUT,V2_OUT:OUT STD_LOGIC);END COMPONENT;C

28、OMPONENT comparator PORT(VIN0,VIN1,VIN2,VIN3:IN STD_LOGIC; RESULT:OUT STD_LOGIC);END COMPONENT;SIGNAL U,V,W,Z,M0,M1,M2,M3:STD_LOGIC;BEGINC1:comparator PORT MAP(V0,V1,V2,V3,Z);C2:circuitA PORT MAP(V0,V1,V2,W,V,U);MU3:mux21 PORT MAP(V3,0,Z,M3);MU2:mux21 PORT MAP(V2,U,Z,M2);MU1:mux21 PORT MAP(V1,V,Z,M1

29、);MU0:muX21 PORT MAP(V0,W,Z,M0);OUTPUT4=Z;OUTPUT3=M3;OUTPUT2=M2;OUTPUT1=M1;OUTPUT0=M0;END BEV_MANAGE;4.實(shí)驗(yàn)結(jié)果仿真圖：輸入1010（10），HEX0：1000000（0），HEX1：1111001（1），結(jié)果正確，顯示10Part31.實(shí)驗(yàn)內(nèi)容用VHDL編寫一個(gè)四位全加器，真值表如圖2.實(shí)驗(yàn)設(shè)計(jì)設(shè)計(jì)思路：先設(shè)計(jì)一個(gè)一位全加器，然后把一位全加器例化，映射四次組成一個(gè)四位全加器。頂層圖：一位全加器如圖：3.實(shí)驗(yàn)過(guò)程頂層代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164

30、.ALL;ENTITY fourBitAdder ISPORT(SW1:IN STD_LOGIC_VECTOR(8 DOWNTO 0); HE0,HE1,HE2,HE3,HE4:OUT STD_LOGIC);END fourBitAdder;ARCHITECTURE BEV_FOURBITADDER OF fourBitAdder ISCOMPONENT fulladder PORT(A,B,CI:IN STD_LOGIC; S0,CO:OUT STD_LOGIC);END COMPONENT;COMPONENT circuitB PORT(ZIN:IN STD_LOGIC; ZOUTPUT:

31、OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;SIGNAL C1,C2,C3,C4,S1,S2,S3,S4:STD_LOGIC;BEGINF1:fulladder PORT MAP(SW1(0),SW1(4),SW1(8),S1,C1);F2:fulladder PORT MAP(SW1(1),SW1(5),C1,S2,C2);F3:fulladder PORT MAP(SW1(2),SW1(6),C2,S3,C3);F4:fulladder PORT MAP(SW1(3),SW1(7),C3,S4,C4);HE0=S1;HE1=S2;HE2=S

32、3;HE3=S4;HE4=C4;END BEV_FOURBITADDER;4.實(shí)驗(yàn)結(jié)果仿真圖：0001+0001=0010（1+1=2）Part41.實(shí)驗(yàn)內(nèi)容你要設(shè)計(jì)一個(gè)電路，增加兩個(gè)BCD數(shù)字。電路的輸入是BCD數(shù)字A和B，加上進(jìn)位，CIN。輸出應(yīng)為兩位BCD和S1S0。請(qǐng)注意，此電路需要處理的最大總和是s1s0=9+9+1=19。執(zhí)行以下步驟2.實(shí)驗(yàn)設(shè)計(jì)設(shè)計(jì)思路：4位全加器的計(jì)算結(jié)果然后對(duì)結(jié)果進(jìn)行處理，例化partiipartiii的器件，把4位的計(jì)算結(jié)果分為十位和個(gè)位顯示。頂層圖：Manage_mux21器件作用是“過(guò)9補(bǔ)6”：3.實(shí)驗(yàn)過(guò)程頂層代碼：LIBRARY IEEE;USE IE

33、EE.STD_LOGIC_1164.ALL;ENTITY LabIIPartIV ISPORT(SW2:IN STD_LOGIC_VECTOR(8 DOWNTO 0); HEX10:OUT STD_LOGIC; HEX11:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END LabIIPartIV;ARCHITECTURE BEV_LabIIPartIV OF LabIIPartIV ISCOMPONENT fourBitAdderPORT(SW1:IN STD_LOGIC_VECTOR(8 DOWNTO 0); HE0,HE1,HE2,HE3,HE4:OUT STD_L

34、OGIC);END COMPONENT;COMPONENT manage_mux21PORT(I0,I1,I2,I3,CIN:IN STD_LOGIC; COUT:OUT STD_LOGIC; OUT1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;SIGNAL HE0_SIGNAL,HE1_SIGNAL,HE2_SIGNAL,HE3_SIGNAL,HE4_SIGNAL:STD_LOGIC;SIGNAL COUT_SIGNAL:STD_LOGIC;SIGNAL OUT1_SIGNAL:STD_LOGIC_VECTOR(3 DOWNTO 0);BE

35、GINF1:fourBitAdder PORT MAP(SW2,HE0_SIGNAL,HE1_SIGNAL,HE2_SIGNAL,HE3_SIGNAL,HE4_SIGNAL);M1:manage_mux21 PORT MAP(HE0_SIGNAL,HE1_SIGNAL,HE2_SIGNAL,HE3_SIGNAL,HE4_SIGNAL,COUT_SIGNAL,OUT1_SIGNAL);HEX10=COUT_SIGNAL;HEX11=OUT1_SIGNAL;END BEV_LabIIPartIV;Manage_mux21器件：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164

36、.ALL;ENTITY manageLIIPIV ISPORT(VI0,VI1,VI2,VI3,VI4:IN STD_LOGIC; OP4:OUT STD_LOGIC; OP:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END manageLIIPIV;ARCHITECTURE BEV_MANAGE OF manageLIIPIV IS COMPONENT mux21 PORT(X,Y:IN STD_LOGIC;S :IN STD_LOGIC;Z :OUT STD_LOGIC);END COMPONENT;COMPONENT circuitA PORT(V0_IN,V1_

37、IN,V2_IN:IN STD_LOGIC;V0_OUT,V1_OUT,V2_OUT:OUT STD_LOGIC);END COMPONENT;COMPONENT comparator PORT(VIN0,VIN1,VIN2,VIN3:IN STD_LOGIC; RESULT:OUT STD_LOGIC);END COMPONENT;SIGNAL U,V,W,Z,M0,M1,M2,M3,RESULT:STD_LOGIC;BEGINC1:comparator PORT MAP(VI0,VI1,VI2,VI3,Z);C2:circuitA PORT MAP(VI0,VI1,VI2,W,V,U);M

38、U3:mux21 PORT MAP(VI3,0,Z,M3);MU2:mux21 PORT MAP(VI2,U,Z,M2);MU1:mux21 PORT MAP(VI1,V,Z,M1);MU0:muX21 PORT MAP(VI0,W,Z,M0);MU4:mux21 PORT MAP(Z,1,VI4,RESULT);OP4=RESULT;OP=M3&M2&M1&M0;END BEV_MANAGE;4.實(shí)驗(yàn)結(jié)果仿真圖：9+9+1=18Part51.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)能加兩個(gè)2位BCD數(shù)的電路，A1A0和B1B0，產(chǎn)生三位BCD和S2S1S0。使用第四部分的兩個(gè)電路實(shí)例來(lái)構(gòu)建這個(gè)兩位BCD加法器。執(zhí)行

39、以下步驟：使用開關(guān)SW158和SW70分別表示2位BCD編號(hào)A1A0和B1B0。a1a0的值應(yīng)顯示在7段顯示的是hex7和hex6，而b1b0應(yīng)顯示在hex5和hex4上。在7段上顯示BCD和s211s0，顯示hex2、hex1和hex02.實(shí)驗(yàn)設(shè)計(jì)：設(shè)計(jì)思路：利用利用兩個(gè)四位全加器組成能加兩個(gè)2位BCD數(shù)的加法器。頂層圖：3.實(shí)驗(yàn)過(guò)程頂層代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LabIIPartV ISPORT(SW:IN STD_LOGIC_VECTOR(16 DOWNTO 0); HEX0,HEX1,HEX2,HEX4,HEX

40、5,HEX6,HEX7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END LabIIPartV;ARCHITECTURE BEV_LABIIPARTV OF LabIIPartV ISCOMPONENT LabIIPartIVPORT(SW2:IN STD_LOGIC_VECTOR(8 DOWNTO 0); HEX10:OUT STD_LOGIC; HEX11:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT circuitBPORT(ZIN:IN STD_LOGIC; ZOUTPUT:OUT STD_LO

41、GIC_VECTOR(6 DOWNTO 0);END COMPONENT;COMPONENT number0to9PORT (IN0,IN1,IN2,IN3:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;SIGNAL HEX10_SIGANL,ZIN_SIGNAL:STD_LOGIC;SIGNAL SW1_SIGNAL:STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL SW2_SIGNAL:STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL FIRST,SECON

42、D:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINSW1_SIGNAL=SW(16)&SW(11 DOWNTO 8)&SW(3 DOWNTO 0);La1:LabIIPartIV PORT MAP(SW1_SIGNAL,HEX10_SIGANL,FIRST);SW2_SIGNAL=HEX10_SIGANL&SW(15 DOWNTO 12)&SW(7 DOWNTO 4);La2:LabIIPartIV PORT MAP(SW2_SIGNAL,ZIN_SIGNAL,SECOND);CIR1:circuitB PORT MAP(ZIN_SIGNAL,HEX2);NUMBER1:

43、number0to9 PORT MAP(FIRST(0),FIRST(1),FIRST(2),FIRST(3),HEX0);NUMBER2:number0to9 PORT MAP(SECOND(0),SECOND(1),SECOND(2),SECOND(3),HEX1);NUMBER3:number0to9 PORT MAP(SW(0),SW(1),SW(2),SW(3),HEX6);NUMBER4:number0to9 PORT MAP(SW(4),SW(5),SW(6),SW(7),HEX7);NUMBER5:number0to9 PORT MAP(SW(8),SW(9),SW(10),S

44、W(11),HEX4);NUMBER6:number0to9 PORT MAP(SW(12),SW(13),SW(14),SW(15),HEX5);END BEV_LABIIPARTV;4.實(shí)驗(yàn)結(jié)果仿真圖：相加的兩個(gè)數(shù)為10+10計(jì)算結(jié)果：HEX0表示個(gè)位 HEX0=1000000（0），HEX1表示十位HEX1=0100100（2），HEX2表示百位，HEX2=1000000（0），所以最終顯示為020，故計(jì)算結(jié)果正確。Part71.實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一種組合電路，將6位二進(jìn)制數(shù)轉(zhuǎn)換成2位十進(jìn)制數(shù)，用BCD形式表示。使用開關(guān)SW50輸入二進(jìn)制數(shù)，7段顯示十六進(jìn)制數(shù)1和十六進(jìn)制數(shù)0顯示十進(jìn)制數(shù)。在

45、DE2板上實(shí)現(xiàn)電路并演示其功能2.實(shí)驗(yàn)設(shè)計(jì)：頂層電路圖：設(shè)計(jì)思路：整體的設(shè)計(jì)利用的是兩位BCD碼（A1A0+B1B0=S）相加的原理。最底層核心組件是全加器（fulladder），有一位全加器組成4位全加器實(shí)現(xiàn)了A0+B0=S0（A0，B0均是BCD碼），再通過(guò)4位全加器擴(kuò)展成兩位BCD碼相加的加法器，即A0+B0得出的S0作為十進(jìn)制的個(gè)位，A1+B1+cout1（個(gè)位進(jìn)位）得出的S1作為十位。圖中器件LabIIPartVII_CHANGE是把SW0-5輸入的二進(jìn)制數(shù)轉(zhuǎn)換為對(duì)應(yīng)的十進(jìn)制數(shù)SW0=00000000（0），SW（1）=00000010（2），SW（2）=00000100（4），SW

46、（3）=00001000（8），SW（4）=00010000（16），SW（5）=00100000（32），中間部分的全加器讓SW（0）+SW（1）=S0（8位），然后讓S0與SW（3）相加，進(jìn)位也傳入相加，直到與SW（5）相加得出最后的計(jì)算結(jié)果，輸入到器件number0to9，這是一個(gè)譯碼器，把4位的BCD譯成能在HEX上顯示的數(shù)據(jù)。3.實(shí)驗(yàn)過(guò)程：以下為部分代碼：頂層VHDL代碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LabIIPartVII ISPORT (SW:IN STD_LOGIC_VECTOR(5 DOWNTO 0); HE

47、X1,HEX0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END LabIIPartVII;ARCHITECTURE BEV_LABIIPARTVII OF LabIIPartVII IS COMPONENT LabIIPartVII_CHANGE -對(duì)編碼器進(jìn)行例化 PORT(VII_IN0,VII_IN1,VII_IN2,VII_IN3,VII_IN4,VII_IN5:IN STD_LOGIC; VII_OUT00,VII_OUT10,VII_OUT20,VII_OUT30,VII_OUT40,VII_OUT50:OUT STD_LOGIC_VECTOR(3 DOW

48、NTO 0); VII_OUT01,VII_OUT11,VII_OUT21,VII_OUT31,VII_OUT41,VII_OUT51:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END COMPONENT;COMPONENT LabIIPartIV -對(duì)四位全加器進(jìn)行例化PORT(SW2:IN STD_LOGIC_VECTOR(8 DOWNTO 0); HEX10:OUT STD_LOGIC; HEX11:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT number0to9 -對(duì)把4位BCD碼的數(shù)據(jù)顯示

49、在數(shù)碼管的器件進(jìn)行例化PORT (IN0,IN1,IN2,IN3:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END COMPONENT;-輸出信號(hào)個(gè)位SIGNAL VII_OUT00_SIGNAL,VII_OUT10_SIGNAL,VII_OUT20_SIGNAL,VII_OUT30_SIGNAL,VII_OUT40_SIGNAL,VII_OUT50_SIGNAL:STD_LOGIC_VECTOR(3 DOWNTO 0); -輸出信號(hào)十位SIGNAL VII_OUT01_SIGNAL,VII_OUT11_SIGNAL,VII_O

50、UT21_SIGNAL,VII_OUT31_SIGNAL,VII_OUT41_SIGNAL,VII_OUT51_SIGNAL:STD_LOGIC_VECTOR(3 DOWNTO 0);-輸入信號(hào)SIGNAL TEMP_IN0,TEMP_IN1,TEMP_IN2,TEMP_IN3,TEMP_IN4,TEMP_IN5,TEMP_IN6,TEMP_IN7,TEMP_IN8,TEMP_IN9:STD_LOGIC_VECTOR(8 DOWNTO 0);-計(jì)算結(jié)果信號(hào)。例：S1S0代表SW（0）+SW（1）的結(jié)算結(jié)果S0將與SW（2）的低四位相加，S1將與SW（2）的高四位相加SIGNAL TEMP_S0

51、,TEMP_S1,TEMP_S2,TEMP_S3,TEMP_S4,TEMP_S5,TEMP_S6,TEMP_S7,TEMP_S8,TEMP_S9:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL TEMP_COUT0,TEMP_COUT1,TEMP_COUT2,TEMP_COUT3,TEMP_COUT4,TEMP_COUT5,TEMP_COUT6,TEMP_COUT7,TEMP_COUT8,TEMP_COUT9:STD_LOGIC;BEGIN-編碼器映射，把6位2進(jìn)制數(shù)每一位編碼成8位CH0:LabIIPartVII_CHANGE PORT MAP(SW(0),SW(1)

52、,SW(2),SW(3),SW(4),SW(5),VII_OUT00_SIGNAL,VII_OUT10_SIGNAL,VII_OUT20_SIGNAL,VII_OUT30_SIGNAL,VII_OUT40_SIGNAL,VII_OUT50_SIGNAL,VII_OUT01_SIGNAL,VII_OUT11_SIGNAL,VII_OUT21_SIGNAL,VII_OUT31_SIGNAL,VII_OUT41_SIGNAL,VII_OUT51_SIGNAL);-SW（0）+SW（1）+進(jìn)位（此處默認(rèn)給了0）TEMP_IN0=0&VII_OUT10_SIGNAL&VII_OUT00_SIGNAL;LA0:LabIIPartIV PORT MAP(TEMP_IN0,TEMP_COUT0,TEMP_S0);TEMP_IN1=TEMP_COUT0&VII_OUT11_SIGNAL&VII_OUT01_SIGNAL;LA1:LabIIPartIV PORT MAP(TEMP_IN1,TEMP_COUT1,TEMP_S1);-SW（2）+S1S0+進(jìn)位TEMP_IN2=TEMP_COUT1&VII_OUT20_SIGNAL&TEMP_S0;LA2:LabIIPartIV PORT MAP(TEMP_IN2,TEMP_