數(shù)電復(fù)習(xí)資料

1、一、判斷1.一個(gè)觸發(fā)器可保存1位二進(jìn)制數(shù)，因此，存放4位二進(jìn)制數(shù)時(shí)需要4個(gè)觸發(fā)器。（ ）2如時(shí)序邏輯電路中的存儲(chǔ)電路受同一個(gè)時(shí)鐘脈沖控制，則為同步時(shí)序邏輯電路。（ ）3對于二進(jìn)制正數(shù)，原碼、反碼和補(bǔ)碼都相同。（ ）4在數(shù)字電路中，半導(dǎo)體器件都工作在開關(guān)狀態(tài)。（ ）5單穩(wěn)態(tài)觸發(fā)器可作時(shí)鐘脈沖信號(hào)源使用。（ ）6十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的方法是采用“除2取余法”。（ ）7異或門兩個(gè)輸入相同時(shí)，輸出高電平。（ ）8對于或非門的閑置輸入端可直接接地或低電平。（ ）9同步觸發(fā)器具有空翻現(xiàn)象。（ ）10觸發(fā)器只有翻轉(zhuǎn)功能。（ ）11觸發(fā)器具有記憶功能。（ ）12每個(gè)觸發(fā)器有一個(gè)穩(wěn)定狀態(tài)，存放4位二進(jìn)制數(shù)時(shí)

2、需要4個(gè)觸發(fā)器。（ ）13和異步計(jì)數(shù)器相比，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是工作頻率高。（ ）14邊沿觸發(fā)器輸出狀態(tài)的改變只發(fā)生在時(shí)鐘脈沖上升沿或下降沿到達(dá)時(shí)刻，因此，邊沿觸發(fā)器具有很強(qiáng)的抗干擾能力。（ ）15集電極開路門的輸出端可并聯(lián)實(shí)現(xiàn)線與邏輯。（ ）16多諧振蕩器只有兩個(gè)暫穩(wěn)態(tài)。（ ）17十進(jìn)制數(shù)45的8421BCD碼是101101。（ ）18同或門兩個(gè)輸入相同時(shí)，輸出高電平。（ ）19對于與非門的閑置輸入端可直接接電源或高電平。（ ）20對于二進(jìn)制數(shù)負(fù)數(shù)，補(bǔ)碼和反碼相同。（ ）21組合邏輯電路在結(jié)構(gòu)上不存在輸出到輸入之間的反饋通路,因此輸入狀態(tài)不會(huì)影響輸出狀態(tài)。 （ ）22對于或非門，只要有一個(gè)

3、輸入為高電平，則輸出就為0（低電平），所以對或非門多余輸入端的處理不能接1（高電平）。 （ ）23如圖所示電路的輸出。 （ ）24一個(gè)班級有45位學(xué)生，現(xiàn)采用二進(jìn)制編碼器對每位學(xué)生進(jìn)行編碼，則編碼器輸出至少5位二進(jìn)制數(shù)才能滿足要求。 （ ）25優(yōu)先編碼器只對優(yōu)先級別高的輸入信號(hào)編碼，而對級別低的輸入信號(hào)不予理睬。 （ ）26用74LS138的譯碼器構(gòu)成的函數(shù)發(fā)生器電路如圖所示,由圖可知其輸出所表示的函數(shù)式為。 （ ）27若同步RS觸發(fā)器的原狀態(tài)為0，欲在CP作用后仍保持為0狀態(tài)，則輸入端RS的值為R=0，S=。 （ ）28將同或門的輸入端并在一起可作反相器使用。 （ ）29雙向集成CT74LS

4、194可同時(shí)實(shí)現(xiàn)左移右移串行送數(shù)功能。 （ ）30用觸發(fā)器設(shè)計(jì)一個(gè)同步十九進(jìn)制計(jì)數(shù)器至少需要5個(gè)觸發(fā)器。（ ）31邏輯變量和邏輯函數(shù)的取值只有0和1兩種可能。 （ ）32對TTL與非門多余輸入端的處理，可將它們懸空也可將它們接高電平1。 （ ）33如圖所示電路的輸出F=0。 （ ）34一個(gè)班級有78位學(xué)生，現(xiàn)采用二進(jìn)制編碼器對每位學(xué)生進(jìn)行編碼，則編碼器輸出至少7位二進(jìn)制數(shù)才能滿足要求。 （ ）35半導(dǎo)體數(shù)碼顯示器當(dāng)接法為共陽極時(shí)應(yīng)為高電平有效。 （ ）36二進(jìn)制數(shù)10011101對應(yīng)的十進(jìn)制數(shù)是19.625。 （ ）37通過四位數(shù)值比較器HC85比較兩數(shù)的大小時(shí),在A3=B3、A2=B2情況下

5、,如果A1B1,則輸出F(AB=1,F(AB1,則輸出F(AB)=1,F(AB)=F(A=B)=0。（ ）44對TTL與非門多余輸入端的處理，不能將它們并在一起使用。（ ）45把JK 觸發(fā)器轉(zhuǎn)換為 T觸發(fā)器的方法是將 J = 1，K = 1。（ ）46在工作速度要求較高時(shí)，在同步計(jì)數(shù)器和異步計(jì)數(shù)器兩者之中，應(yīng)選用同步計(jì)數(shù)器。（ ）47由與非門構(gòu)成的基本RS觸發(fā)器,當(dāng)，時(shí),則輸出狀態(tài)應(yīng)為Q=1。（ ）48異或邏輯函數(shù) Z 對應(yīng)的邏輯圖如下圖所示。（ ）49當(dāng)集成維持-阻塞D 型觸發(fā)器的異步置0 端異步置1端 時(shí)，則觸發(fā)器的次態(tài)，其工作狀態(tài)應(yīng)與輸入信號(hào)D 有關(guān)而與CP無關(guān)。（ ）50如下圖電路，設(shè)

6、現(xiàn)態(tài)Q1Q2=10，經(jīng)三個(gè)脈沖作用后，Q1Q2的狀態(tài)應(yīng)為00。（ ）51對于或非門，只要有一個(gè)輸入為高電平，則輸出就為0（低電平），所以對或非門多余輸入端的處理不能接1。（ ）52將CMOS或非門作如圖所示連接,其輸出為A。（ ）53在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出信號(hào)數(shù)應(yīng)為8個(gè)。（ ）54邊沿結(jié)構(gòu)的觸發(fā)器其次態(tài)僅取決于CP下降沿（或上升沿）到達(dá)前瞬間的輸入信號(hào)狀態(tài)，而在此前或后的一段時(shí)間內(nèi)，輸出狀態(tài)不受輸入信號(hào)影響。故此觸發(fā)器可用來解決直接控制問題。（ ）55用74LS138的譯碼器構(gòu)成的函數(shù)發(fā)生器電路如圖所示,由圖可知其輸出所表示的函數(shù)式為。（ ）56組合邏輯電路一般由觸發(fā)器組合

7、而成。（ ）57邏輯函數(shù)Y=ABC與Y=ABC滿足互非的關(guān)系。（ ）58最小項(xiàng)“相鄰性” 指的是兩個(gè)最小項(xiàng)只有一個(gè)因子不同（ ）59如下圖電路，設(shè)現(xiàn)態(tài)Q1Q2 =00，經(jīng)三個(gè)脈沖作用后，Q1Q2 的狀態(tài)應(yīng)為11。（ ）60一個(gè)用555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器的正脈沖寬度為0.7RC。（ ）61三極管作開關(guān)元件時(shí)，應(yīng)工作在截止區(qū)和飽和區(qū)。（ ）62或門的邏輯功能是見一出一，全零出零。（ ）63組合邏輯電路的輸出，與電路的原狀態(tài)有關(guān)。（ ）64十進(jìn)制數(shù)9寫成二進(jìn)制數(shù)應(yīng)是1001。（ ）65邏輯代數(shù)中，1+1=2。（ ）66在JK觸發(fā)器中，J=1，K=0時(shí)，觸發(fā)器置1。（ ）67編碼器屬于組合邏輯電

8、路。（ ）68最基本的邏輯關(guān)系有與、或、非三種。（ ）69數(shù)字電路比模擬電路抗干擾能力強(qiáng)。（ ）70數(shù)字電路有兩種邏輯電平狀態(tài)。（ ）71高電平用1表示，低電平用0表示稱為正邏輯。（ ）72時(shí)序邏輯電路的特點(diǎn)是：任一時(shí)刻的輸出與電路的原狀態(tài)無關(guān)。（ ）73將實(shí)際問題轉(zhuǎn)變成邏輯問題第一步是寫出邏輯函數(shù)表達(dá)式。（ ）74全加器是一個(gè)只能實(shí)現(xiàn)兩個(gè)本位二進(jìn)制數(shù)相加的邏輯電路。（ ）75組合邏輯電路有多個(gè)輸入端，只有一個(gè)輸出端。（ ）76觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元。（ ）77二進(jìn)制編碼器是將輸入信號(hào)編制成十進(jìn)制數(shù)字的邏輯電路。（ ）78同步計(jì)數(shù)器中，各觸發(fā)器受不同時(shí)鐘脈沖的控制。（ ）79模擬信

9、號(hào)在時(shí)間和數(shù)值上是連續(xù)的，數(shù)字信號(hào)在時(shí)間和數(shù)值上是離散的。（ ）80A/D轉(zhuǎn)換是一種從數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。（ ）81與門的邏輯功能是見零出一，全一出零。（ ）82時(shí)序邏輯電路的輸出，與電路的原狀態(tài)無關(guān)。（ ）83將二進(jìn)制數(shù)01101寫成十進(jìn)制數(shù)應(yīng)是15。（ ）84邏輯代數(shù)中，A+A=A。（ ）85在D觸發(fā)器中，D=1時(shí)，觸發(fā)器置1。（ ）86觸發(fā)器屬于時(shí)序邏輯電路。（ ）87在T觸發(fā)器中，T=1時(shí)，觸發(fā)器置1。（ ）88組合邏輯電路一般應(yīng)有JK觸發(fā)器。（ ）89組合邏輯電路一般有各種門電路組成。（ ）90邏輯代數(shù)與普通代數(shù)運(yùn)算法則相同。（ ）91三極管作開關(guān)元件時(shí)，應(yīng)工作在放大區(qū)或飽和區(qū)

10、。（ ）92最基本的邏輯關(guān)系有與、或、非三種。（ ）93組合邏輯電路的特點(diǎn)是：任一時(shí)刻的輸出與電路的原狀態(tài)有關(guān)。（ ）94全加器是一個(gè)只能實(shí)現(xiàn)兩個(gè)本位二進(jìn)制數(shù)相加的邏輯電路。（ ）95二進(jìn)制編碼器是將輸入信號(hào)編制成十進(jìn)制數(shù)字的邏輯電路。（ ）96高電平用1表示，低電平用0表示稱為負(fù)邏輯。（ ）97組合邏輯電路有多個(gè)輸入端，只有一個(gè)輸出端。（ ）98D/A轉(zhuǎn)換是一種從數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。（ ）99觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元。（ ）100同步計(jì)數(shù)器中，各觸發(fā)器受不同時(shí)鐘脈沖的控制。（ ）101優(yōu)先編碼器只對多個(gè)輸入編碼信號(hào)中優(yōu)先權(quán)最高的信號(hào)進(jìn)行編碼。（ ）102利用集成計(jì)數(shù)器的異步置

11、數(shù)功能構(gòu)成N進(jìn)制計(jì)數(shù)器時(shí)，寫二進(jìn)制代碼的數(shù)是N。（ ）103A/D轉(zhuǎn)換器是用以將輸入的二進(jìn)制代碼轉(zhuǎn)換成相應(yīng)模擬電壓輸出的電路。（ ）104由與非門組成的基本RS觸發(fā)器在時(shí)，觸發(fā)器置1。（ ）105同或門的一個(gè)輸入端接低電平時(shí)，可構(gòu)成反相器。（ ）106在JK觸發(fā)器中，J=1，K=0時(shí)，觸發(fā)器置1。（ ）107編碼器屬于組合邏輯電路。（ ）108最基本的邏輯關(guān)系有與、或、非三種。（ ）109數(shù)字電路比模擬電路抗干擾能力強(qiáng)。（ ）110數(shù)字電路有兩種邏輯電平狀態(tài)。（ ）111高電平用1表示，低電平用0表示稱為正邏輯。（ ）112時(shí)序邏輯電路的特點(diǎn)是：任一時(shí)刻的輸出與電路的原狀態(tài)無關(guān)。（ ）113將

12、實(shí)際問題轉(zhuǎn)變成邏輯問題第一步是寫出邏輯函數(shù)表達(dá)式。（ ）114全加器是一個(gè)只能實(shí)現(xiàn)兩個(gè)本位二進(jìn)制數(shù)相加的邏輯電路。（ ）115組合邏輯電路有多個(gè)輸入端，只有一個(gè)輸出端。（ ）116觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元。（ ）117二進(jìn)制編碼器是將輸入信號(hào)編制成十進(jìn)制數(shù)字的邏輯電路。（ ）118同步計(jì)數(shù)器中，各觸發(fā)器受不同時(shí)鐘脈沖的控制。（ ）119模擬信號(hào)在時(shí)間和數(shù)值上是連續(xù)的，數(shù)字信號(hào)在時(shí)間和數(shù)值上是離散的。（ ）120A/D轉(zhuǎn)換是一種從數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。（ ）121與門的邏輯功能是見零出一，全一出零。（ ）122時(shí)序邏輯電路的輸出，與電路的原狀態(tài)無關(guān)。（ ）123將二進(jìn)制數(shù)01101

13、寫成十進(jìn)制數(shù)應(yīng)是15。（ ）124邏輯代數(shù)中，A+A=A。（ ）125在D觸發(fā)器中，D=1時(shí)，觸發(fā)器置1。（ ）126觸發(fā)器屬于時(shí)序邏輯電路。（ ）127在T觸發(fā)器中，T=1時(shí)，觸發(fā)器置1。（ ）128組合邏輯電路一般應(yīng)有JK觸發(fā)器。（ ）129組合邏輯電路一般有各種門電路組成。（ ）130邏輯代數(shù)與普通代數(shù)運(yùn)算法則相同。（ ）131數(shù)據(jù)選擇器根據(jù)地址碼的不同從多路輸入數(shù)據(jù)中選擇其中一路數(shù)據(jù)輸出。（ ）132D/A轉(zhuǎn)換器是用以將輸入的二進(jìn)制代碼轉(zhuǎn)換成相應(yīng)模擬電壓輸出的電路。（ ）133由與非門組成的基本RS觸發(fā)器在時(shí)，觸發(fā)器置1。（ ）134異或門一個(gè)輸入端接高電平時(shí)，可構(gòu)成反相器。（ ）13

14、5觸發(fā)器有保持和翻轉(zhuǎn)功能。（ ）136高電平用1表示，低電平用0表示稱為負(fù)邏輯。（ ）137組合邏輯電路有多個(gè)輸入端，只有一個(gè)輸出端。（ ）138D/A轉(zhuǎn)換是一種從數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。（ ）139觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本單元。（ ）140同步計(jì)數(shù)器中，各觸發(fā)器受不同時(shí)鐘脈沖的控制。（ ）141三極管作開關(guān)元件時(shí)，應(yīng)工作在截止區(qū)和飽和區(qū)。（ ）142與非門的邏輯功能是見0出1，全1出0。（ ）143因?yàn)檫壿嬍紸+AB=A,所以B=1。（ ）144在卡諾圖化簡邏輯函數(shù)過程中，3個(gè)相鄰的方格可以畫一個(gè)包圍圈。（ ）145如下圖所示電路的輸出。（ ）146組合邏輯電路有多個(gè)輸入端，只有一個(gè)

15、輸出端。（ ）147共陽極LED數(shù)碼管應(yīng)與輸出低電平有效的譯碼器匹配。（ ）148在JK觸發(fā)器中，J=1、K=0時(shí)，觸發(fā)器置1。（ ）149在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出信號(hào)數(shù)應(yīng)為8個(gè)。（ ）150D/A轉(zhuǎn)換是一種從數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。（ ）151單穩(wěn)態(tài)觸發(fā)器可將輸入的任意波形變換成寬度符合要求的脈沖輸出。（ ）152同步觸發(fā)器在輸入 CP為1時(shí)，狀態(tài)不變。（ ）153時(shí)序邏輯電路由觸發(fā)器和組合邏輯電路組成。（ ）154與非門的邏輯功能是：輸入有0時(shí)，輸出為0；只有輸入都是1時(shí)，輸出才為1。（ ）155采用石英晶體多諧振蕩器可獲得穩(wěn)定的矩形脈沖信號(hào)。（ ）156一個(gè)班級有96

16、位學(xué)生，現(xiàn)采用二進(jìn)制編碼器對每位學(xué)生進(jìn)行編碼，則編碼器輸出至少7位二進(jìn)制數(shù)才能滿足要求。（ ）157共陰極LED數(shù)碼管應(yīng)與輸出高電平有效的譯碼器匹配。（ ）158具有記憶和存儲(chǔ)功能的電路屬于時(shí)序電路，故觸發(fā)器、譯碼器、寄存器電路是時(shí)序邏輯電路。（ ）159在卡諾圖中，包圍圈越大，公因子越少，化簡結(jié)果越簡單。（ ）160同步計(jì)數(shù)器中，各觸發(fā)器受不同時(shí)鐘脈沖的控制。（ ）161因?yàn)檫壿嫳磉_(dá)式A+B+AB=A+B成立，所以AB=0成立。（ ）162時(shí)序電路不含有記憶功能的器件。（ ）163優(yōu)先編碼器只對同時(shí)輸入的信號(hào)中的優(yōu)先級別最高的一個(gè)信號(hào)編碼。（ ）164L等于A和B的異或，其表達(dá)式是L=A+B

17、。（ ）165OC門實(shí)現(xiàn)“線與”時(shí)必須要加上拉電阻。（ ）166實(shí)現(xiàn)兩個(gè)一位二進(jìn)制相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱為全加器。（ ）167基本RS觸發(fā)器具有“不定”問題。（ ）168邏輯器件74LS161是集成寄存器。（ ）169對于TTL門電路來說，如果輸入端懸空即代表輸入低電平。（ ）170組合邏輯電路只有多輸出端，沒有單輸出端。（ ）171邏輯變量的取值，1比0大。（ ）172八路數(shù)據(jù)分配器的地址輸入（選擇控制）端有8個(gè)。（ ）173在時(shí)間和幅度上都斷續(xù)變化的信號(hào)是數(shù)字信號(hào)，語音信號(hào)不是數(shù)字信號(hào)。（ ）174約束項(xiàng)就是邏輯函數(shù)中不允許出現(xiàn)的變量取值組合，用卡諾圖化簡時(shí)，可將約束項(xiàng)當(dāng)作1，也可當(dāng)

18、作0。（ ）175計(jì)數(shù)器除了能對輸入脈沖進(jìn)行計(jì)數(shù)，還能作為分頻器用。（ ）1768421BCD碼是二十進(jìn)制碼。（ ）177“同或”邏輯功能是兩個(gè)輸入變量A、B相同時(shí)，輸出為1；A、B不同時(shí)，輸出為0。（ ）178三態(tài)與非門的三個(gè)輸出狀態(tài)分別是高電平、低電平和接地狀態(tài)。（ ）17974LS是TTL低功耗肖特基系列產(chǎn)品。（ ）180實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)和低位進(jìn)位數(shù)相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱為半加器。（ ）181二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的方法是各位加權(quán)系數(shù)之和。（ ）182三態(tài)輸出門輸出有三個(gè)工作狀態(tài)。（ ）183CMOS與非門輸入端懸空時(shí)，相當(dāng)于輸入高電平。（ ）184組合邏輯電路全部由門電路組成

19、。（ ）185觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)，在外信號(hào)作用下這兩個(gè)穩(wěn)定狀態(tài)可相互轉(zhuǎn)換。（ ）186一個(gè)觸發(fā)器可保存1位二進(jìn)制數(shù)。（ ）187用于暫時(shí)存放數(shù)碼的數(shù)字邏輯部件，稱為寄存器。（ ）188改變多諧振蕩器外接電阻R和電容C的大小，可改變輸出脈沖的頻率。（ ）189高電平用1表示，低電平用0表示稱為負(fù)邏輯。（ ）190A/D轉(zhuǎn)換是一種從數(shù)字信號(hào)到模擬信號(hào)的轉(zhuǎn)換。（ ）191邊沿JK觸發(fā)器在CP=1期間，J、K端輸入信號(hào)變化時(shí)，對輸出端的狀態(tài)沒有影響。（ ）192如時(shí)序邏輯電路中的存儲(chǔ)電路不受同一個(gè)時(shí)鐘脈沖控制，則為異步時(shí)序邏輯電路。（ ）193有時(shí)也將數(shù)字電路稱為邏輯電路。（ ）194時(shí)序邏輯電路

20、全部由門電路組成。（ ）195改變多諧振蕩器外接電阻和電容的大小，可改變輸出脈沖的頻率。（ ）196八進(jìn)制數(shù)有0-7八個(gè)基本數(shù)碼，進(jìn)位關(guān)系為逢八進(jìn)一。（ ）197利用集成計(jì)數(shù)器的同步清零功能構(gòu)成N進(jìn)制計(jì)數(shù)器時(shí)，寫二進(jìn)制代碼的數(shù)是N-1。（ ）198同或門的一個(gè)輸入端接低電平時(shí)，可構(gòu)成反相器。（ ）199對于二進(jìn)制數(shù)負(fù)數(shù)，補(bǔ)碼和反碼相同。（ ）200譯碼器的作用就是將輸入的代碼譯成特定信號(hào)輸出。（ ）201三極管作開關(guān)元件時(shí)，應(yīng)工作在截止區(qū)和飽和區(qū)。（ ）202或門的邏輯功能是見一出一，全零出零。（ ）203組合邏輯電路的輸出，與電路的原狀態(tài)有關(guān)。（ ）204十進(jìn)制數(shù)9寫成二進(jìn)制數(shù)應(yīng)是1001。

21、（ ）205邏輯代數(shù)中，1+1=2。（ ）206十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的方法是采用“除2取余法”。（ ）207在數(shù)字邏輯電路中，三極管工作在截止和飽和狀態(tài)。（ ）208TTL與非門輸入端懸空時(shí)，相當(dāng)于輸入高電平。（ ）209優(yōu)先編碼器只對多個(gè)輸入編碼信號(hào)中優(yōu)先級最高的信號(hào)進(jìn)行編碼。（ ）210由與非門組成的基本RS觸發(fā)器在、時(shí)，觸發(fā)器置1。（ ）211由于每個(gè)觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，因此，存放8位二進(jìn)制數(shù)時(shí)需要4個(gè)觸發(fā)器。（ ）212雙向移位寄存器不可能同時(shí)執(zhí)行左移和右移功能。（ ）213單穩(wěn)態(tài)觸發(fā)器有兩個(gè)暫穩(wěn)態(tài)。（ ）214最基本的邏輯關(guān)系有與、或、非三種。（ ）215D/A轉(zhuǎn)換器用以將輸入的

22、二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)換為與之成正比的模擬電壓。（ ）216一個(gè)觸發(fā)器可保存1位二進(jìn)制數(shù)。（ ）217用于暫時(shí)存放數(shù)碼的數(shù)字邏輯部件，稱為寄存器。（ ）218改變多諧振蕩器外接電阻R和電容C的大小，可改變輸出脈沖的頻率。（ ）219高電平用1表示，低電平用0表示稱為負(fù)邏輯。（ ）220D/A轉(zhuǎn)換器是用以將輸入的二進(jìn)制代碼轉(zhuǎn)換成相應(yīng)模擬電壓輸出的電路。（ ）221二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的方法是各位加權(quán)系數(shù)之和。（ ）222三態(tài)輸出門輸出有三個(gè)工作狀態(tài)。（ ）223CMOS與非門輸入端懸空時(shí)，相當(dāng)于輸入高電平。（ ）224組合邏輯電路全部由門電路組成。（ ）225觸發(fā)器具有兩個(gè)穩(wěn)定狀態(tài)，在外信號(hào)作用下這

23、兩個(gè)穩(wěn)定狀態(tài)可相互轉(zhuǎn)換。（ ）226由與非門組成的基本RS觸發(fā)器在、時(shí)，觸發(fā)器置1。（ ）227由于每個(gè)觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，因此，存放8位二進(jìn)制數(shù)時(shí)需要4個(gè)觸發(fā)器。（ ）228雙向移位寄存器可執(zhí)行左移和右移功能。（ ）229單穩(wěn)態(tài)觸發(fā)器有兩個(gè)暫穩(wěn)態(tài)。（ ）230最基本的邏輯關(guān)系有與、或、非三種。（ ）231A/D轉(zhuǎn)換器用以將輸入的二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)換為與之成正比的模擬電壓。（ ）232十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的方法是采用“除2取余法”。（ ）233在數(shù)字邏輯電路中，三極管工作在截止和飽和狀態(tài)。（ ）234TTL與非門輸入端懸空時(shí)，相當(dāng)于輸入高電平。（ ）235優(yōu)先編碼器只對多個(gè)輸入編碼信號(hào)中優(yōu)

24、先級最高的信號(hào)進(jìn)行編碼。（ ）236或非門的邏輯功能是見1出0，全0出1。（ ）237時(shí)序邏輯電路的輸出，與電路的原狀態(tài)有關(guān)。（ ）238因?yàn)锳+AB=A,若兩邊同時(shí)減去A，則得AB=0。（ ）239如下圖所示電路的輸出F=0。（ ）240對于或非門，只要有一個(gè)輸入為高電平，則輸出就為0（低電平），所以對或非門多余輸入端的處理不能接1（高電平）。（ ）241對于二進(jìn)制數(shù)正數(shù)，原碼、補(bǔ)碼和反碼相同。（ ）242 CMOS與非門輸入端懸空時(shí)，相當(dāng)于輸入高電平。（ ）243在邏輯代數(shù)中，邏輯變量的取值只有0和1兩種可能。（ ）244單穩(wěn)態(tài)觸發(fā)器有兩個(gè)暫穩(wěn)態(tài)。（ ）245觸發(fā)器具有保持和翻轉(zhuǎn)兩種功能。

25、（ ）246三極管作開關(guān)元件時(shí)，應(yīng)工作在放大區(qū)或飽和區(qū)。（ ）247最基本的邏輯關(guān)系有與、或、非三種。（ ）248組合邏輯電路的特點(diǎn)是：任一時(shí)刻的輸出與電路的原狀態(tài)有關(guān)。（ ）249全加器是一個(gè)只能實(shí)現(xiàn)兩個(gè)本位二進(jìn)制數(shù)相加的邏輯電路。（ ）250二進(jìn)制編碼器是將輸入信號(hào)編制成十進(jìn)制數(shù)字的邏輯電路。（ ）二、選擇題：1. 十進(jìn)制數(shù)386的8421BCD碼為（ ）。 A0011 0111 0110B0011 1000 0110C1000 1000 0110D0100 1000 01102. 八進(jìn)制的權(quán)值為（ ）。 A10的冪B16的冪C2的冪D8的冪3CMOS門電路是采用以下什么設(shè)計(jì)的門電路（ ）

26、。A雙極型三極管B單極型MOS管C二極管D三態(tài)門4TTL門電路的工作電源一般是（ ）。A25 VB+5 VC3 V-18 VD15 V5將輸入的模擬量轉(zhuǎn)換成與之成正比的數(shù)字量輸出的電路是（ ）。AROMBRAMCD/A轉(zhuǎn)換器DA/D轉(zhuǎn)換器6二輸入端的與門一個(gè)輸入端接高電平，另一個(gè)輸入信號(hào)時(shí)，則輸出與輸入信號(hào)的關(guān)系是（ ）。A高電平B低電平C同相D反相7輸出低電平有效的二-十進(jìn)制譯碼器輸出時(shí)，它的輸入代碼為（ ）。A0100B0011C1001D01118能進(jìn)行二進(jìn)制數(shù)比較的電路是（ ）。A數(shù)據(jù)分配器B數(shù)據(jù)選擇器C數(shù)值比較器D編碼器9由兩個(gè)模數(shù)分別為、的計(jì)數(shù)器級聯(lián)成的計(jì)數(shù)器，其總的模數(shù)為（ ）。

27、ABCD10要使與非門組成的基本RS觸發(fā)器置1，和端輸入的信號(hào)應(yīng)?。?）。AB、CD、11在下列觸發(fā)器中，沒有約束條件的是（ ）。A基本RS觸發(fā)器B同步RS觸發(fā)器C邊沿觸發(fā)器D以上都是12用個(gè)觸發(fā)器構(gòu)成計(jì)數(shù)器，可得到的計(jì)數(shù)器的模為（ ）。ABCD13在以下各種電路中，屬于時(shí)序電路的有（ ）。A加法器B數(shù)據(jù)選擇器C寄存器D數(shù)值比較器14可以用來實(shí)現(xiàn)并/串行轉(zhuǎn)換和串/并行轉(zhuǎn)換的器件是（ ）。A計(jì)數(shù)器B移位寄存器C全加器D存儲(chǔ)器15為了提高555定時(shí)器組成多諧振蕩器的振蕩頻率，外接R、C值應(yīng)為（ ）。A同時(shí)增大R、C值 B同時(shí)減小R、C值C同比增大R值減小C值 D同比減小R值增大C值16要使輸入為A

28、、B的兩輸入與門輸出低電平，要求輸入為（ ）。AA=1、B=0BA=0、B=1CA=0、B=0DA=1、B=1 17下降沿觸發(fā)的邊沿JK觸發(fā)器CT74LS112的，且 時(shí)，如在輸入時(shí)鐘脈沖的頻率為110KHz的方波，則Q端輸出脈沖的頻率為（ ）。 A220KHzB110KHzC55KHzD27.5KHz18一個(gè)三進(jìn)制計(jì)數(shù)器和一個(gè)八進(jìn)制計(jì)數(shù)串接起來后的最大計(jì)數(shù)值為（ ）。A5B19C23D31 19TTL或非門電路閑置輸入端處理正確的是（ ）。 A接高電平B接低電平C接電源D以上都是20時(shí)序邏輯電路的組成電路是（ ）。A門電路B觸發(fā)器和組合邏輯電路C施密特觸發(fā)器和組合邏輯電路D整形電路和多諧振蕩

29、器21時(shí)序邏輯電路的主要組成電路是（ ）。A與非門和或非門B觸發(fā)器和組合邏輯電路C施密特觸發(fā)器和組合邏輯電路D整形電路和多諧振蕩器22二輸入端的或門一個(gè)輸入端接高電平，另一個(gè)輸入信號(hào)時(shí)，則輸出是（ ）。A與輸入信號(hào)同相B與輸入信號(hào)反相C高電平D低電平23CMOS門電路的工作電源一般是（ ）。A25 VB+5 VC3 V-18 VD15 V244位二進(jìn)制計(jì)數(shù)器也是模多少的計(jì)數(shù)器（ ）。A8B16C10D425將輸入的數(shù)字量轉(zhuǎn)換成與之成正比的模擬量輸出的電路是（ ）。AROMBRAMCD/A轉(zhuǎn)換器DA/D轉(zhuǎn)換器26要使與非門組成的基本RS觸發(fā)器置零，和端輸入的信號(hào)應(yīng)取（ ）。AB、CD、27一個(gè)觸

30、發(fā)器，加上時(shí)鐘脈沖，則觸發(fā)器（ ）。A保持原態(tài)B置0C置1D翻轉(zhuǎn)28輸出低電平有效的二-十進(jìn)制譯碼器輸出時(shí)，它的輸入代碼為（ ）。A0101B0011C1001D011129如將寬度不等的脈沖信號(hào)變換成寬度符合要求的脈沖信號(hào)時(shí)，應(yīng)采用（ ）。A單穩(wěn)態(tài)觸發(fā)器B多諧振蕩器C施密特觸發(fā)器D觸發(fā)器30在下列各種電路中，屬于組合電路的有（ ）。A移位寄存器B觸發(fā)器C計(jì)數(shù)器D譯碼器31十進(jìn)制數(shù)130對應(yīng)的二進(jìn)制數(shù)為（ ）A11001110B10000010C11111100D1100011032二進(jìn)制數(shù)-1001的補(bǔ)碼是（ ）A00110B10111C10011D1000133在下列各圖中，異或邏輯對應(yīng)的

31、邏輯圖是（ ）ABCD34組合邏輯電路一般由_組合而成（ ）A門電路B觸發(fā)器C計(jì)數(shù)器D寄存器35欲將異或門作反相器使用多余端子處理方法正確的是（ ）A多余端子接地B多余端子并聯(lián)使用C多余端子接電源D上述說法都不正確36要是3線-8線譯碼器正常工作使能控制端STA、STB、STC電平信號(hào)應(yīng)是（ ）A100B111C011D11037具有置數(shù)功能的8位移位寄存器，并行輸入時(shí)經(jīng)有_個(gè)脈沖后，8位數(shù)碼全部存入寄存器中（ ）A1個(gè)B2個(gè)C3個(gè)D4個(gè)38T觸發(fā)器的狀態(tài)方程是（ ）ABCD39同步計(jì)數(shù)器結(jié)構(gòu)含義是指的計(jì)數(shù)器（ ）A由同類型的觸發(fā)器構(gòu)成B各觸發(fā)器的時(shí)鐘端連在一起，統(tǒng)一由系統(tǒng)時(shí)鐘控制C可用前級的

32、輸出做后級觸發(fā)器的時(shí)鐘D可用后級的輸出做前級觸發(fā)器的時(shí)鐘40如下圖電路，設(shè)現(xiàn)態(tài)Q1Q2=00，經(jīng)三個(gè)脈沖作用后，Q1Q2的狀態(tài)應(yīng)為（ ）A10B00C11D0141一個(gè)用555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器的正脈沖寬度為（ ）A0.7RCB1.4RCC1.1RCDRC42欲把幅度變化較大不規(guī)則的輸入波形變換為幅度一定與寬度一定的矩形脈沖，應(yīng)選擇電路（ ）A多諧振蕩器B基本RS觸發(fā)器C單穩(wěn)態(tài)觸發(fā)器D施密特觸發(fā)器43能夠?qū)崿F(xiàn)如圖所示電路的函數(shù)表達(dá)式是（ ）ABA+BCAB+CDA+BC44若JK觸發(fā)器的原狀態(tài)為0，要在CP作用后仍保持為0狀態(tài)，則JK的值應(yīng)是（ ）AJ=1，K=1BJ=1，K=0CJ=0

33、，K=XDJ=X，K=045已知一個(gè)4位二進(jìn)制D/A轉(zhuǎn)換器的輸出最小單位電壓S=0.6V電壓，則它的最大輸出電壓為V（ ）A6B9C12D1546與非邏輯對應(yīng)的邏輯圖是（ ）ABCD47邏輯函數(shù)的反函數(shù)為（ ）ABCD48下列函數(shù)中式是函數(shù)Z=AB+AC的最小項(xiàng)表達(dá)式（ ）ABCDZ=49邏輯函數(shù)Y=AB與Y=AB滿足關(guān)系（ ）A互非B對偶C相等D無任何關(guān)系50由10級觸發(fā)器構(gòu)成的二進(jìn)制加法計(jì)數(shù)器，其模值為（ ）A10B20C1000D102451若4位同步二進(jìn)制加法計(jì)數(shù)器當(dāng)前的狀態(tài)是0111，下一個(gè)輸入時(shí)鐘脈沖后，其內(nèi)容變?yōu)椋?）A0111B0110C1000D001152一個(gè)8路數(shù)據(jù)選擇器

34、，其地址輸入（選擇控制輸入）端有（ ）個(gè)。A2個(gè)B3個(gè)C4個(gè)D5個(gè)53若JK觸發(fā)器的原狀態(tài)為0，要在CP作用后仍保持為0狀態(tài)，則JK的值應(yīng)是（ ）AJ=1，K=1BJ=1，K=0CJ=0，K=DJ=，K=54由與非門構(gòu)成的基本RS觸發(fā)器的輸入端為R、S，則其約束條件為（ ）ARS=0BR+S=1CRS=1DR+S=055一個(gè)4位移位寄存器原來的狀態(tài)為0000，如果串行輸入數(shù)據(jù)始終為1，則經(jīng)過4個(gè)移位脈沖后寄存器的內(nèi)容為（ ）A0001B0111C1110D111156用觸發(fā)器設(shè)計(jì)一個(gè)同步十七進(jìn)制計(jì)數(shù)器所需要的觸發(fā)器數(shù)目是（ ）A2B3C4D557用555定時(shí)器構(gòu)成的施密特觸發(fā)器，若電源電壓為V

35、CC，控制電壓端VC不外接固定電壓，則其上限閥值電壓VT+、下限閥值電壓VT-和回差電壓VT分別為（ ）ABCD58一個(gè)八位DAC轉(zhuǎn)換電路可分辨的最小輸出電壓為10mv，當(dāng)輸入數(shù)字量為（10000000）B時(shí)，輸出電壓為（ ）A2.56VB1.28VC1.27VD2.55V59能夠?qū)崿F(xiàn)如圖所示電路的函數(shù)表達(dá)式是（ ）ABAB+CCA+BCDA+B60如下圖電路，設(shè)現(xiàn)態(tài)Q1Q2=00，當(dāng)輸入三個(gè)脈沖后，Q1Q2的狀態(tài)應(yīng)為（ ）A00B01C10D1161欲將2輸入端的與非門、異或門、或非門作非門使用，其多余輸入端的接法正確的是 （ ）A接高電平，接高電平，接低電平 B接高電平，接低電平，接低電平

36、C接高電平，接高電平，接高電平D接低電平，接低電平，接低電平62在下列各圖中，異或邏輯對應(yīng)的邏輯圖是（ ）A B C D63下列函數(shù)中（ ）式是函數(shù)Z=AB+AC的最小項(xiàng)表達(dá)式。ABCDZ=64已知一個(gè)8位二進(jìn)制D/A轉(zhuǎn)換器的輸出最小單位電壓S = 0.02V電壓，則它的最大輸出電壓為（ ）V。A5.12 B 20.48 C20.46 D5.165一個(gè)16路數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（ ）個(gè)。A16個(gè) B2個(gè) C4個(gè) D8個(gè)66若4位同步二進(jìn)制加法計(jì)數(shù)器當(dāng)前的狀態(tài)是0111，當(dāng)輸入2個(gè)時(shí)鐘脈沖后，其內(nèi)容變?yōu)椋?）A0111B0110C1001D001167若JK觸發(fā)器的原狀態(tài)為

37、0，要在CP作用后仍保持為0狀態(tài)，則JK的值應(yīng)是（ ）AJ=1，K=1BJ=1，K=0CJ=0，K=DJ=，K=68欲把幅度變化較大不規(guī)則的輸入波形變換為幅度一定與寬度一定的矩形脈沖，應(yīng)選擇（ ）電路。A多諧振蕩器B基本RS觸發(fā)器C單穩(wěn)態(tài)觸發(fā)器D施密特觸發(fā)器69T觸發(fā)器的狀態(tài)方程是（ ）ABC D70函數(shù)是最簡（ ） 表達(dá)式。A或與B與或C與非與非D或非或非71集成雙向移位寄存器CT74LS194原來的狀態(tài)為0000，如果數(shù)據(jù)輸入端D0D1D2D3=1010，M0M1=11時(shí)，則經(jīng)過1個(gè)移位脈沖后寄存器的內(nèi)容為（ ）A1010B1011C1100D111172衡量A/D和D/A轉(zhuǎn)換器性能優(yōu)劣主

38、要指標(biāo)是（ ）A分解度B線性度C功率消耗D轉(zhuǎn)換精度和轉(zhuǎn)換速度73輸出端可直接連在一起實(shí)現(xiàn)“線與”邏輯功能的門電路是下列選項(xiàng)中的是（ ）A與非門 B或非門C與或非門DOC門74、下列關(guān)于n變量最小項(xiàng)“相鄰性” 描述正確的是（ ）A兩個(gè)最小項(xiàng)只有一個(gè)因子不同B兩個(gè)最小項(xiàng)只有一個(gè)因子相同 C兩個(gè)最小項(xiàng)沒有一個(gè)因子不同 D兩個(gè)最小項(xiàng)所有的因子都不同75能夠?qū)崿F(xiàn)如圖所示電路的函數(shù)表達(dá)式是（ ） AA+B BCAB+CDA+BC76在下列各圖中，或非門對應(yīng)的邏輯圖是（ ）A B C D77十進(jìn)制數(shù)92對應(yīng)的二進(jìn)制數(shù)為（ ）A1011100B1000001C1111110D110001178二進(jìn)制數(shù)-101

39、0的補(bǔ)碼是（ ）A10110B00110C10011D1000179在何種輸入情況下，“與非”運(yùn)算的結(jié)果式為邏輯“0” （ ）A全部輸入是“0”B任意輸入是“0”C僅一輸入是“0”D全部輸入是“1”80一個(gè)8路數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（ ）個(gè)。A8個(gè) B4個(gè) C 3個(gè) D2個(gè)81若4位同步二進(jìn)制加法計(jì)數(shù)器當(dāng)前的狀態(tài)是0111，當(dāng)輸入3個(gè)時(shí)鐘脈沖后，其內(nèi)容變?yōu)椋?）A0111B0110C1011D001182欲將2輸入端的與非門、異或門、或非門作非門使用，其多余輸入端的接法正確的是（ ）A接高電平，接高電平，接低電平 B接高電平，接低電平，接低電平C接高電平，接高電平，接高電平

40、D接低電平，接低電平，接低電平83已知一個(gè)8位二進(jìn)制D/A轉(zhuǎn)換器的輸出最小單位電壓S = 10mV，則它的最大輸出電壓為（ ） V。A5.12 B20.48 C20.46 D2.5584下列函數(shù)中（ ）式是函數(shù)Z=AB+AC的最小項(xiàng)表達(dá)式。ABZ=CD85若JK觸發(fā)器的原狀態(tài)為0，要在CP作用后轉(zhuǎn)為1狀態(tài)，則JK的值應(yīng)是（ ） AJ=1 K= XBJ=0 K=0CJ=0 K=XDJ=0 K=186對于CMOS與非門來說，多余端子不允許懸空的原因是（ ） A浪費(fèi)芯片接線端子資源B因輸入阻抗很高，稍有靜電感應(yīng)就會(huì)燒壞管子 C當(dāng)輸入信號(hào)頻率較高時(shí)，會(huì)產(chǎn)生干擾D輸入端懸空相當(dāng)于接高電平87欲將與非門作

41、反相器使用，多余端子接法錯(cuò)誤的是（ ）A多余端子懸空B并聯(lián)使用 C接低電平D接高電平88T觸發(fā)器的狀態(tài)方程是（ ）ABCD89在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出信號(hào)有（ ）A2個(gè)B4個(gè)C8個(gè)D16個(gè)90能完成兩個(gè)1位二進(jìn)制數(shù)相加并考慮到低位來的進(jìn)位的電路稱為（ ）A編碼器B譯碼器C全加器D半加器91集成74LS138譯碼器的輸出有效電平是（ ）A高電平B低電平C三態(tài)D任意92同步計(jì)數(shù)器結(jié)構(gòu)含義是指（ ）的計(jì)數(shù)器。A由同類型的觸發(fā)器構(gòu)成B各觸發(fā)器的時(shí)鐘端連在一起，統(tǒng)一由系統(tǒng)時(shí)鐘控制C可用前級的輸出做后級觸發(fā)器的時(shí)鐘D可用后級的輸出做前級觸發(fā)器的時(shí)鐘93欲把幅度變化較大不規(guī)則的輸入波形變換

42、為幅度一定與寬度一定的矩形脈沖，應(yīng)選擇（ ）電路。A多諧振蕩器B基本RS觸發(fā)器C單穩(wěn)態(tài)觸發(fā)器D施密特觸發(fā)器94將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，應(yīng)選用（ ）ADAC電路BADC電路C譯碼器D可編程器PLD95能夠?qū)崿F(xiàn)如圖所示電路的函數(shù)表達(dá)式是（ ）AA+B B CAB+CDA+BC96下面是8421BCD碼的是（ ）A1010B0101C1100D110197一個(gè)T觸發(fā)器，在T=1時(shí)，加上時(shí)鐘脈沖，則觸發(fā)器（ ）A保持原態(tài)B置0C置1D翻轉(zhuǎn)98欲對全班43個(gè)學(xué)生以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制碼的位數(shù)是（ ）A5B6C8D4399比較兩個(gè)一位二進(jìn)制數(shù)A和B,當(dāng)A=B時(shí)輸出F=1,則F的表達(dá)式是（

43、）AF=ABBF=A+BCF=ABDF=AB100邏輯函數(shù)F(A,B,C)=AB+BC的最小項(xiàng)標(biāo)準(zhǔn)式為（ ）AF(A,B,C)=m(0,2,4)BF(A,B,C)=m(1,5,6,7)CF(A,B,C)=m(0,2,3,4)DF(A,B,C)=m(3,6,7)1018路數(shù)據(jù)選擇器的地址輸入（選擇控制）端有（ ）個(gè)。A16B2C3D8102在邏輯函數(shù)中的卡諾圖化簡中，若被合并的最小項(xiàng)數(shù)越多（畫的圈越大），則說明化簡后（ ）A乘積項(xiàng)個(gè)數(shù)越少B實(shí)現(xiàn)該功能的門電路少C該乘積項(xiàng)含因子少D實(shí)現(xiàn)該功能的門電路多103在下列各種電路中，屬于組合電路的有（ ）A編碼器B觸發(fā)器C寄存器D寄存器10474LS138

44、是3線-8線譯碼器，譯碼輸出為低電平有效，若輸入=A2A1A0=100時(shí)，輸出為（ ）A00010000B11101111C11110111D11111111105時(shí)鐘同步RS觸發(fā)器當(dāng)R=S=0時(shí)，Qn+1=（ ）A0B1CQnDQ106組合邏輯電路通常由（ ）組合而成。A門電路B觸發(fā)器C計(jì)數(shù)器D寄存器107十進(jìn)制數(shù)27轉(zhuǎn)換為對應(yīng)的二進(jìn)制數(shù)是（ ）A11011B10011C10001D11101108在以下各種電路中，屬于時(shí)序電路的有（ ）A譯碼器B編碼器C寄存器D數(shù)據(jù)選擇器109設(shè)某函數(shù)的表達(dá)式F=A+B,若用四選一數(shù)據(jù)選擇器來設(shè)計(jì)，則數(shù)據(jù)端D0D1D2D3的狀態(tài)是（ ）。(設(shè)A為高位)A0

45、111B1000C1010D0101110一位八進(jìn)制數(shù)可以用（ ）位二進(jìn)制數(shù)來表示A2B3C4D5111下列是8421BCD碼的是（ ）。A1010B0101C1100D1101112欲對全班48個(gè)學(xué)生以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制碼的位數(shù)是（ ）。A5B6C8D431134路數(shù)據(jù)選擇器的地址輸入（選擇控制）端有（ ）個(gè)。A16B2C3D8114在邏輯函數(shù)中的卡諾圖化簡中，若被合并的最小項(xiàng)數(shù)越多（畫的圈越大），則說明化簡后（ ）A乘積項(xiàng)個(gè)數(shù)越少B實(shí)現(xiàn)該功能的門電路少C該乘積項(xiàng)含因子少D實(shí)現(xiàn)該功能的門電路多115時(shí)鐘同步RS觸發(fā)器當(dāng)R=1，S=0時(shí)，Qn+1=（ ）A0B1CQnDQ116下面是8421BCD碼的