數(shù)字集成電路實(shí)驗(yàn)指導(dǎo)書

1、數(shù)字集成電路實(shí)驗(yàn)指導(dǎo)書何愛香 信息與電子工程學(xué)院2013年1月目 錄實(shí)驗(yàn)1譯碼器 3 實(shí)驗(yàn)2組合邏輯電路實(shí)驗(yàn)3半加器實(shí)驗(yàn)4全加器實(shí)驗(yàn)5三進(jìn)制計(jì)數(shù)器11實(shí)驗(yàn)6 555多諧振蕩器13實(shí)驗(yàn)7電壓比較器15實(shí)驗(yàn)8 Pspice最壞情況分析 16實(shí)驗(yàn)1 譯碼器一、 實(shí)驗(yàn)?zāi)康? 理解譯碼器邏輯功能。2 掌握譯碼器電路設(shè)計(jì)方法。二、 實(shí)驗(yàn)內(nèi)容譯碼器74155的芯片如下圖所示，邏輯函數(shù)式：表1.譯碼器74155真值表使能控制輸入輸出1CB A1Y0 1Y1 1Y2 1Y31XX X1 1 1 1010 00 1 1 1010 11 0 1 1011 01 1 0 1011 11 1 1 0X0X X1 1 1

2、 1三、 實(shí)驗(yàn)步驟（1） 在pspice中，啟動(dòng)Place/Part命令，出現(xiàn)下圖所示的選擇框，輸入74155，點(diǎn)擊OK。（2）控制端1C設(shè)置為高電平，使能端設(shè)置為低電平。在pspice中，高低電平要用專門的符號(hào)來設(shè)置，啟動(dòng)Place/Ground命令，出現(xiàn)下圖所示的選擇框，在SOURE庫中取“$D_HI”符號(hào)，即為接入高電平，取“$D_LO”符號(hào)，接到電路的輸入端，即為接入低電平。（2） 設(shè)置輸入信號(hào)AB啟動(dòng)Place/Part命令，出現(xiàn)下圖所示的選擇框，輸入DigClock。通過設(shè)置時(shí)鐘信號(hào)源參數(shù)調(diào)整方波的周期可占空比。設(shè)置輸入信號(hào)A的ONTIME和OFFTIME為0.5ms。設(shè)置輸入信號(hào)

3、B的ONTIME和OFFTIME為1ms時(shí)鐘信號(hào)源有5個(gè)周期參數(shù)要設(shè)置：在一個(gè)周期內(nèi)，低電平狀態(tài)的持續(xù)時(shí)間:在一個(gè)周期內(nèi)，低電平狀態(tài)的持續(xù)時(shí)間。ONTIME: 在一個(gè)周期內(nèi)，高電平狀態(tài)的持續(xù)時(shí)間OFFTIME: 在一個(gè)周期內(nèi)，低電平狀態(tài)的持續(xù)時(shí)間DELAY:延時(shí)STARTVAL:時(shí)鐘信號(hào)的初值，在時(shí)間延時(shí)范圍內(nèi)，信號(hào)值由初值決定。OPPVAL:時(shí)鐘高電平狀態(tài)在設(shè)置時(shí)鐘信號(hào)時(shí)，一般只需要設(shè)置OFFTIME和ONTIME方法：雙擊ONTIME出現(xiàn)下圖對(duì)話框，設(shè)置為0.5ms.同理，設(shè)置OFFTIME為0.5ms。（3）啟動(dòng)Pspice仿真，查看Y0到Y(jié)3的結(jié)果四、實(shí)驗(yàn)報(bào)告1畫出實(shí)驗(yàn)電路圖，整理實(shí)驗(yàn)

4、數(shù)據(jù)填入邏輯狀態(tài)表中。2交仿真報(bào)告（包括仿真電路、設(shè)計(jì)過程、仿真結(jié)果、數(shù)據(jù)分析）。實(shí)驗(yàn)2 組合邏輯電路一、實(shí)驗(yàn)?zāi)康? 理解組合邏輯電路邏輯功能。2 掌握組合邏輯電路設(shè)計(jì)方法。二、實(shí)驗(yàn)原理組合邏輯電路簡(jiǎn)稱組合電路，組合電路的特點(diǎn)是任意時(shí)刻電路輸出的邏輯狀態(tài)僅僅由此刻電路的輸入狀態(tài)決定，而與電路過去的狀態(tài)無關(guān)。組合邏輯電路在電路結(jié)構(gòu)上完全由邏輯門構(gòu)成，并且沒有輸出對(duì)輸入的反饋和存儲(chǔ)電路。組合邏輯電路的輸入、輸出信號(hào)可能有一個(gè)或多個(gè)，可以用下圖所示的框圖形式表示。 圖中，表示輸入信號(hào)，表示輸出信號(hào)。根據(jù)組合電路的特性，輸出信號(hào)與輸入信號(hào)之間的關(guān)系可以表示成如下的輸出函數(shù)： 由于實(shí)際的門電路具有延時(shí)特

5、性，所以要求組合電路的所有輸入信號(hào)，在它們到達(dá)輸出之前，必須保持不變。組合電路的輸入信號(hào)可以是原變量也可以是反變量，要依具體電路和題目而定。三、實(shí)驗(yàn)內(nèi)容及步驟（1）已知組合邏輯電路圖如下所示，選用與門7408 、非門7404或門7432連接電路，測(cè)試輸入、輸出端的邏輯狀態(tài)，填入表1 中。ABCY表1真值表輸入輸出ABCY四、實(shí)驗(yàn)步驟（1）在pspice中繪制原理圖（2）添加輸入信號(hào)源，分別設(shè)置3個(gè)激勵(lì)源的周期為0.5us,1us和2us,占空比為1的方波信號(hào)，（3）模擬仿真，并用Probe模塊來觀察各個(gè)節(jié)點(diǎn)數(shù)字信號(hào)隨時(shí)間的變化規(guī)律，填寫表1。五、實(shí)驗(yàn)報(bào)告1畫出實(shí)驗(yàn)電路圖，整理實(shí)驗(yàn)數(shù)據(jù)填入邏輯狀

6、態(tài)表中。交仿真報(bào)告（包括仿真電路、設(shè)計(jì)過程、仿真結(jié)果、數(shù)據(jù)分析）。實(shí)驗(yàn)3 半加器一、實(shí)驗(yàn)?zāi)康? 理解半加器、全加器的邏輯功能。2 掌握半加器和全加器的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理如果不考慮來自低位的進(jìn)位，將兩個(gè)一位二進(jìn)制數(shù)進(jìn)行相加得到和及進(jìn)位的電路稱為半加器。其中A、B是兩個(gè)加數(shù)，S是和，C是進(jìn)位。 由功能表可以得到如下邏輯表達(dá)式： 三、實(shí)驗(yàn)內(nèi)容及步驟分別選用與非門74LS00 以及與非門74LS00 結(jié)合異或門74LS86 兩種方法設(shè)計(jì)半加器電路，連接電路，測(cè)試輸入、輸出端的邏輯狀態(tài)，填入下表中。五、實(shí)驗(yàn)報(bào)告1畫出實(shí)驗(yàn)電路圖，整理實(shí)驗(yàn)數(shù)據(jù)填入邏輯狀態(tài)表中。2半加器的設(shè)計(jì)，要求列出真值表，寫出邏輯表

7、達(dá)式，畫出邏輯圖，并將驗(yàn)證結(jié)果填入表中。3交仿真報(bào)告（包括仿真電路、設(shè)計(jì)過程、仿真結(jié)果、數(shù)據(jù)分析）。實(shí)驗(yàn)4 全加器一、實(shí)驗(yàn)?zāi)康? 理解全加器的邏輯功能。2 掌握全加器的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理能將兩個(gè)一位二進(jìn)制數(shù)相加并考慮低位來的進(jìn)位和向高位進(jìn)位的邏輯電路稱為全加器。全加器功能如表所示，表中CI為低位來的進(jìn)位，A、B是兩個(gè)加數(shù)，S是本位全加和，CO是向高位的進(jìn)位。表 全加器功能表輸 入輸 出CI A BS CO0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1從功能表可得到如下表達(dá)式： 化簡(jiǎn)后： 三、實(shí)驗(yàn)內(nèi)容及步驟選用

8、異或門74LS86 和與非門74LS00 設(shè)計(jì)一個(gè)全加器，連接電路，測(cè)試輸入、輸出端的邏輯狀態(tài)，填入下表中。五、實(shí)驗(yàn)報(bào)告1畫出實(shí)驗(yàn)電路圖，整理實(shí)驗(yàn)數(shù)據(jù)填入邏輯狀態(tài)表中。2全加器的設(shè)計(jì)，要求列出真值表，寫出邏輯表達(dá)式，畫出邏輯圖，并將驗(yàn)證結(jié)果填入表中。3交仿真報(bào)告（包括仿真電路、設(shè)計(jì)過程、仿真結(jié)果、數(shù)據(jù)分析）。實(shí)驗(yàn)5 三進(jìn)制計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康? 理解計(jì)數(shù)器的邏輯功能。2 掌握計(jì)數(shù)器的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理根據(jù)給定時(shí)序電路邏輯功能的要求，設(shè)計(jì)出實(shí)現(xiàn)該功能的邏輯電路圖，并力求最簡(jiǎn)。對(duì)時(shí)序邏輯電路的設(shè)計(jì)，目前還沒有一套完全成熟的方法，需要不斷積累經(jīng)驗(yàn)，逐步完善。同步時(shí)序邏輯電路的設(shè)計(jì)過程與分析過程相反

9、，一般可按如下步驟進(jìn)行：從實(shí)際問題著手，建立狀態(tài)圖和狀態(tài)表:由給定的實(shí)際問題確定輸入變量、輸出變量及狀態(tài)，并分析輸入、輸出變量和狀態(tài)之間的關(guān)系。在分析的基礎(chǔ)上，畫出狀態(tài)圖或列出原狀態(tài)表。 狀態(tài)化簡(jiǎn)： 為了保證邏輯功能的正確性，由實(shí)際問題構(gòu)造的狀態(tài)圖或狀態(tài)表沒有嚴(yán)格要求狀態(tài)數(shù)最少，一般會(huì)產(chǎn)生多余的狀態(tài)。狀態(tài)數(shù)直接決定著電路的造價(jià)和復(fù)雜程度，因此需要進(jìn)行狀態(tài)化簡(jiǎn)。 狀態(tài)化簡(jiǎn)的核心是識(shí)別等價(jià)狀態(tài)。若兩個(gè)狀態(tài)在相同的輸入下有相同的輸出和次態(tài)，則這兩個(gè)狀態(tài)是等價(jià)狀態(tài)。狀態(tài)化簡(jiǎn)就是將等價(jià)狀態(tài)合并，使?fàn)顟B(tài)數(shù)最少。 決定使用觸發(fā)器的數(shù)目、類型和狀態(tài)編碼： 首先確定觸發(fā)器數(shù)目，觸發(fā)器數(shù)目n與狀態(tài)數(shù)M之間有如下關(guān)

10、系： 其次確定觸發(fā)器輸出的二進(jìn)制編碼與狀態(tài)之間的對(duì)應(yīng)關(guān)系，這種關(guān)系稱為狀態(tài)編碼。因?yàn)閚個(gè)觸發(fā)器的輸出編碼有2n種，狀態(tài)有M2n種，所以觸發(fā)器輸出編碼與狀態(tài)之間的對(duì)應(yīng)關(guān)系不是唯一的。 最后根據(jù)電路中觸發(fā)器種類最少和市場(chǎng)供貨情況確定觸發(fā)器類型。 由狀態(tài)表求出電路的狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程： 從具有狀態(tài)編碼的狀態(tài)表中分離出次態(tài)卡諾圖和輸出卡諾圖，再由次態(tài)卡諾圖依據(jù)觸發(fā)器特性方程得到驅(qū)動(dòng)方程。由輸出卡諾圖得到輸出方程，或依據(jù)觸發(fā)器驅(qū)動(dòng)表直接由狀態(tài)表分離出驅(qū)動(dòng)卡諾圖，得到驅(qū)動(dòng)方程。檢查能否自啟動(dòng)：畫出滿足邏輯功能要求的邏輯圖。三、實(shí)驗(yàn)內(nèi)容及步驟選用兩片JK觸發(fā)器7473設(shè)計(jì)一個(gè)三進(jìn)制計(jì)數(shù)器。（1）在

11、pspice中，啟動(dòng)Place/Part命令，輸入7473，選取兩片JK觸發(fā)器7473，并連線畫出原理圖。（2）啟動(dòng)Place/Part命令，出現(xiàn)下圖所示的選擇框，輸入DigClock。通過設(shè)置時(shí)鐘信號(hào)源參數(shù)調(diào)整方波的周期可占空比。設(shè)置輸入信號(hào)A的ONTIME和OFFTIME為0.5ms。（3）啟動(dòng)Place/Ground命令，在SOURE庫中取“$D_HI”符號(hào)，即為接入高電平。（4）啟動(dòng)Pspice仿真，查看d0,d1的輸出結(jié)果。四、實(shí)驗(yàn)報(bào)告1畫出實(shí)驗(yàn)電路圖，整理實(shí)驗(yàn)數(shù)據(jù)。交仿真報(bào)告（包括仿真電路、設(shè)計(jì)過程、仿真結(jié)果、數(shù)據(jù)分析）。實(shí)驗(yàn)6 555多諧振蕩器一、實(shí)驗(yàn)?zāi)康? 理解555多諧振蕩器

12、的邏輯功能。2 掌握555多諧振蕩器的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理多諧振蕩器是能產(chǎn)生矩形脈沖波的自激振蕩器。由于矩形波中除基波外，包含許多高次諧波，因此這類振蕩器被稱為多諧振蕩器。多諧振蕩器一旦振蕩起來，電路沒有穩(wěn)態(tài)，只有兩個(gè)暫穩(wěn)態(tài)進(jìn)行交替變化，輸出矩形波脈沖信號(hào)，因此它又被稱作無穩(wěn)態(tài)電路。用555定時(shí)器能方便地構(gòu)成多諧振蕩器，如圖所示。RA、RB和C是外接定時(shí)元件，定時(shí)器的高電平觸發(fā)端(6腳)和低電平觸發(fā)端(2腳)并聯(lián)在一起接電容C與電阻RB的連接點(diǎn)上，放電三極管的集電極(7腳)連接到電阻RA和RB的連接點(diǎn)上。圖 由555定時(shí)器構(gòu)成的多諧振蕩器三、實(shí)驗(yàn)內(nèi)容及步驟（1）在pspice中，啟動(dòng)Plac

13、e/Part命令，單擊AddLibrary，添加anl_misc.olb庫，輸入555B，選出555定時(shí)器，并按照下圖連接電路。（2）進(jìn)行瞬態(tài)分析（3）對(duì)電路進(jìn)行仿真，并觀測(cè)輸入端d,c和輸出o點(diǎn)的電壓波形。并分析原理過程。（4）計(jì)算充電和放電的理論值，并與仿真結(jié)果值進(jìn)行比較分析。四、實(shí)驗(yàn)報(bào)告1畫出實(shí)驗(yàn)電路圖，整理實(shí)驗(yàn)數(shù)據(jù)。交仿真報(bào)告（包括仿真電路、設(shè)計(jì)過程、仿真結(jié)果、數(shù)據(jù)分析）。實(shí)驗(yàn)七 電壓比較器一、實(shí)驗(yàn)?zāi)康? 理解電壓比較器的邏輯功能。2 掌握555多諧振蕩器的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理電壓比較器可以看作是放大倍數(shù)接近“無窮大”的運(yùn)算放大器。電壓比較器的功能：比較兩個(gè)電壓的大小(用輸出電壓的高

14、或低電平，表示兩個(gè)輸入電壓的大小關(guān)系)： 當(dāng)“+”輸入端電壓高于“”輸入端時(shí)，電壓比較器輸出為高電平； 當(dāng)“+”輸入端電壓低于“”輸入端時(shí)，電壓比較器輸出為低電平；可工作在線性工作區(qū)和非線性工作區(qū)。工作在線性工作區(qū)時(shí)特點(diǎn)是虛短，虛斷；工作在非線性工作區(qū)時(shí)特點(diǎn)是跳變，虛斷；由于比較器的輸出只有低電平和高電平兩種狀態(tài)，所以其中的集成運(yùn)放常工作在非線性區(qū)。從電路結(jié)構(gòu)上看，運(yùn)放常處于開環(huán)狀態(tài)，又是為了使比較器輸出狀態(tài)的轉(zhuǎn)換更加快速，以提高響應(yīng)速度，一般在電路中接入正反饋。 三、實(shí)驗(yàn)內(nèi)容及步驟（1）在pspice中，啟動(dòng)Place/Part命令，單擊AddLibrary，添加opamp.olb庫，輸入u

15、A741，選出電壓比較器，并按照下圖連接電路。（3） 設(shè)置比較器輸入端2的電壓信號(hào)源為幅度為4v，頻率1kHz的正弦波信號(hào)。輸入端3的參考電壓輸入端3為0v。（4） 進(jìn)行瞬態(tài)分析，仿真時(shí)間設(shè)為5ms（5） 電路仿真，并觀測(cè)輸入正弦波電壓i、參考電壓j和輸出電壓o的波形，并分析原因。（6） 將參考電壓改為3v，再次進(jìn)行仿真，觀察輸出I,j和輸入o的波形，并分析原因。四、實(shí)驗(yàn)報(bào)告1畫出實(shí)驗(yàn)電路圖，整理實(shí)驗(yàn)數(shù)據(jù)。交仿真報(bào)告（包括仿真電路、設(shè)計(jì)過程、仿真結(jié)果、數(shù)據(jù)分析）。實(shí)驗(yàn)八 Pspice最壞情況分析一、實(shí)驗(yàn)?zāi)康? 理解數(shù)字元器件的延遲現(xiàn)象。2 掌握數(shù)字電路Pspice最壞情況分析方法。二、實(shí)驗(yàn)原理數(shù)字器件都是有延遲的，相同的器件延遲不確定。Pspice A/D分析數(shù)字電路時(shí)，將數(shù)字信號(hào)分為5種狀態(tài)，即0、1、R、F和X，其中R和分別表示上升沿和下降沿。任何一個(gè)或翻轉(zhuǎn)都看作是模糊部分。時(shí)序模糊在數(shù)字元器件之間是可以傳遞的，在每種基本元器