T觸發(fā)器的設(shè)計與仿真

1、 T觸發(fā)器的設(shè)計與仿真1. T觸發(fā)器的原理：對JK觸發(fā)器，若將輸入信號J和K連在一起，即J=K=T，則構(gòu)成T觸發(fā)器，T觸發(fā)器并沒有獨立的產(chǎn)品，由JK觸發(fā)器或D觸發(fā)器轉(zhuǎn)換而來，如下圖為T觸發(fā)器邏輯圖：  T觸發(fā)器的電路圖：T觸發(fā)器的特性方程： Q*=TQ'+T'Q，T=0時，時鐘信號到達后狀態(tài)保持不變；T=1時每來一個時鐘信號它的狀態(tài)就發(fā)生一次翻轉(zhuǎn)，具有翻轉(zhuǎn)功能。在數(shù)電中常用來構(gòu)成計數(shù)器T觸發(fā)器的特性表：T觸發(fā)器電路特點：主從JK觸發(fā)器采用主從控制結(jié)構(gòu)，從根本上解決了輸入信號直接控制的問題，具有CP1期間接收輸入信號，CP下降沿到來時觸發(fā)翻轉(zhuǎn)的特點。輸入信號J、K之間沒

2、有約束。存在空翻現(xiàn)象。 2 .T觸發(fā)器的設(shè)計與仿真：1） T觸發(fā)器的編程實現(xiàn)：library ieee; use ieee.std_logic_1164.all; entity t_ff is port(t, clk ,set,clr: in std_logic; q : buffer std_logic; qb:out std_logic); end t_ff; architecture rtl of t_ff is begin process(clk,set,clr) begin if (set='0')then q<='1' else if (clr

3、='0')then q<='0' else if clk'event and clk='1' thenif (t='1') then q<=not q;else q<=q; end if; end if; end if; end if; end process;qb<=not q; end rtl;2）T觸發(fā)器時序仿真圖：根據(jù)仿真波形分析可知，該程序所實現(xiàn)的上升沿T觸發(fā)器，在輸入信號T=0的時候，輸出信號保持前一個狀態(tài)不變，而當(dāng)輸入信號T=1的時候，每當(dāng)有一個上升沿的觸發(fā)脈沖CP到來時，輸出信號就與

4、前一個狀態(tài)相反，即輸出發(fā)生反轉(zhuǎn)，這與T觸發(fā)器的理論分析結(jié)果是一樣的，所以設(shè)計的T觸發(fā)器的程序是正確的。3 心得體會：   這次t觸發(fā)器的設(shè)計與仿真實驗使我們學(xué)習(xí)了EDA（電子設(shè)計自動化）的相關(guān)技術(shù)與方法，同時掌握VHDL語言并能別寫程序。同時還要學(xué)會Quartus II軟件的使用，掌握利用該軟件進行程序編輯、編譯、調(diào)試和仿真的方法。開始我覺得這個任務(wù)還是有點難度的，因為我還是第一次接觸Quartus II軟件和VHDL語言，所以要在短時間內(nèi)完成這次的實驗，還是感覺有些壓力的。   正是因為不會，所以要從頭開始學(xué)習(xí)。不得不說，我先是學(xué)會了如何用Quartus II軟件利用波形圖對模型進行仿真的方法，隨后，又學(xué)會了利用VHDL語言編寫程序設(shè)計T觸發(fā)器，直到最后完成了所有的模型搭建，程序設(shè)計，波形的仿真之后才覺得，這些知識并不是不可能完成的任務(wù)。 總的來說，這次的實驗對我來講，還是有點難度的。當(dāng)然，從另一方面講，這也是在考驗自己的自學(xué)能力。但做完這次的實驗再回頭來看，這個問題其實也沒有多難。另外，Quartus II軟件的熟練使用，在這次的實驗中還是很重要的。程序的編寫，輸出信號的仿真都要用到。所以，從不會這個軟件到能簡單的使用，也可以說是一個小小的挑戰(zhàn)