一種CMOS動態(tài)閂鎖電壓比較器的優(yōu)化設(shè)計修訂

1、一種CMOS動態(tài)閂鎖電壓比較器的優(yōu)化設(shè)計李建中1,2，魏同立1（1. 東南大學 微電子中心，南京，210096；2. 解放軍理工大學通信工程學院，南京，210007）摘要：提出了一種應(yīng)用于Pipeline ADC和Sigma-Delta ADC中改進的動態(tài)閂鎖電壓比較器。采用0.35m CMOS N阱工藝設(shè)計，工作于2.5V單電源電壓。通過詳細的分析和優(yōu)化，使比較器具有較小的輸入失調(diào)電壓和踢回噪聲，仿真結(jié)果表明它的輸入失調(diào)電壓分布范圍為28.6mV，最高的工作達200MHz、功耗230W。關(guān)鍵詞：比較器；模數(shù)轉(zhuǎn)換器；正反饋；失調(diào)中圖分類號：TN432 文獻標識碼：AAn Optimizatio

2、n Design of CMOS Dynamic Latched Voltage Comparator LI Jian-zhong ，WEI Tong-li(Micro-Electronics Center，Southeast University，Nanjing，210096，P.R.China)Abstract：An improved CMOS dynamic latched voltage comparator suitable for pipeline ADCs and Sigma-Delta ADCs is proposed. The proposed comparator is s

3、imulated in a 0.35µm CMOS N-Well process and operating at a single 2.5V supply. The simulation results show that after the input offset voltage and kickback noise are optimized, its operation frequency could be as high as 200MHz, and its input offset voltage distributing is 28.6mV, and the powe

4、r consumption of the comparator is 230w.Key words：Comparator；Analog-to-digital Converter；Positive feedback；OffsetEEACC：2570D1 引言在現(xiàn)代通信和信號處理系統(tǒng)中，模數(shù)轉(zhuǎn)換器(ADCs)是非常重要的電路模塊。特別是在電池供電的便攜式移動通訊終端中，需要高速、低功耗和高分辨率的ADCs作為模擬和數(shù)字信號處理的接口。應(yīng)用于ADC中，比較器重要的性能指標包括工作速度、功耗、輸入失調(diào)電壓(offset)和噪聲等。Pipeline ADC和Sigma-Delta ADC對比較器的輸入失

5、調(diào)電壓的要求通常不很嚴格，但對工作速度提出了極高的要求；由于動態(tài)閂鎖結(jié)構(gòu)的比較器具有速度高、功耗小的特點，因此在Pipeline和Sigma-Delta ADC中，廣泛采用了不帶前置放大級和輸入失調(diào)抵消電路的閂鎖比較器1,2。但是，如果不仔細考慮比較器中各種失配影響，動態(tài)閂鎖比較器存在輸入失調(diào)電壓過大的問題，此外，還可能會產(chǎn)生很大的踢回噪聲(kickback noise)，從而制約ADCs的性能。本文提出了一種改進的CMOS動態(tài)閂鎖電壓比較器，通過對主要指標的理論分析和設(shè)計優(yōu)化，達到了較低的輸入失調(diào)電壓、踢回噪聲和較高的工作速度。2 低功耗閂鎖電壓比較器閂鎖電壓比較器通常由前置輸入級和正反饋閂

6、鎖電路構(gòu)成，包括靜態(tài)閂鎖和動態(tài)閂鎖，通常靜態(tài)閂鎖結(jié)構(gòu)有較大的功耗，因此，本文主要考慮動態(tài)閂鎖電壓比較器的設(shè)計【3,4,5】。圖1為文獻3中的動態(tài)閂鎖比較器。Latch為閂鎖時鐘，當Latch為低時，關(guān)斷電源電流，A、B通過開關(guān)MP3和MP4接到VDD。當差分輸入電壓VID（VID=VIN+-VIN-）加到 輸入對管MN3和MN4的柵端，且latch為高時，A、B點有電流通過，兩個晶體管漏端電壓開始下降，其中漏電流大的一端輸出電壓下降速度更快，使閂鎖翻轉(zhuǎn)為兩個穩(wěn)態(tài)中的一種。這種比較器的優(yōu)點是只有在翻轉(zhuǎn)狀態(tài)才消耗功率，并且由于有NMOS和PMOS兩個再生閂鎖環(huán)路，通常只需幾百個皮秒的再生

7、時間，加快了電壓比較器的速度。然而，這一比較器具有大的踢回噪聲，由于輸入差分對管MN3和MN4的漏極在閂鎖翻轉(zhuǎn)時連接至動態(tài)閂鎖的輸出端，而閂鎖在狀態(tài)翻轉(zhuǎn)時是一個強正反饋過程，節(jié)點A和B處電壓在再生時變化速率很高，這個突變信號會通過MN3和MN4的柵漏寄生電容反向耦合到比較器的輸入端，如果比較器的前一級電路的輸出阻抗很高的話，那么比較器的輸入信號要經(jīng)過較長的時間才能恢復(fù)，這個噪聲即為踢回噪聲。踢回噪聲會嚴重干擾輸入信號，導致電路的噪聲特性變差。圖1 動態(tài)閂鎖電壓比較器 圖2 class-AB動態(tài)電壓比較器圖2為采用class-AB結(jié)構(gòu)減小踢回噪聲的動態(tài)比較器【4】。當時鐘1有效時，差分輸入電壓V

8、ID（VID=VIN+VIN-）經(jīng)差分對管MN1和MN2轉(zhuǎn)換成差分電流，此時，MP1和MP2為線性負載。當時鐘1為低時，斷開輸入，NMOS觸發(fā)器進行電壓再生，經(jīng)倒相器緩沖器輸出并恢復(fù)邏輯電平。這一電路的最大優(yōu)點是減小踢回噪聲，但再生速度較慢，對共模輸入電壓不敏感。3 改進的動態(tài)閂鎖電壓比較器綜合上述兩種電路結(jié)構(gòu)的特點，改進的動態(tài)閂鎖電壓比較器如圖3所示。它包含一對輸入差分對管MP1和MP2，一個CMOS動態(tài)閂鎖（如細線框內(nèi)）以及兩個輸出推挽級INV1和INV2。CMOS動態(tài)閂鎖由MN3和MN4組成的電流觸發(fā)的NMOS觸發(fā)器、MP3和MP4組成的電流觸發(fā)的PMOS觸發(fā)器、傳輸門MN1和MN2以及

9、開關(guān)管MN5構(gòu)成。1和1d是控制時鐘，1和1d的上升沿同步，1d的下降沿比1有一段延時，1d（1）和2d為兩相非重疊時鐘，如圖4所示。圖3 改進的動態(tài)閂鎖電壓比較器比較器工作周期分為復(fù)位周期和比較周期兩個時段。其工作原理分析如下：在復(fù)位周期，1d和1均為高電平，輸入差分對管MP1和MP2將差分輸入電壓VID（VID=VIPVIM）轉(zhuǎn)換成差分電流饋送到CMOS動態(tài)閂鎖的兩個輸入端VIN1和VIN2，傳輸門MN1和MN2導通將差分電流傳輸?shù)絼討B(tài)閂鎖的兩個輸出端A和B，MN5導通使得差分電流從MN5上流過，故流過MN3和MN4的電流相等，因此NMOS觸發(fā)器狀態(tài)不能翻轉(zhuǎn)。由于MN5導通電阻的影響，節(jié)點

10、A和B之間存在一定的電壓差。MP5關(guān)斷，沒有電流流過PMOS觸發(fā)器，因此MP3和MP4關(guān)斷當1變?yōu)榈碗娖綍r，進入比較周期，MN5關(guān)斷，MN3和MN4形成正反饋的連接，因此NMOS觸發(fā)器首先開始再生。MP5導通，MP3和MP4隨之導通，電流從PMOS觸發(fā)器流向NMOS觸發(fā)器，過幾百個皮秒后PMOS觸發(fā)器開始再生進一步加快整個了再生速度，由于再生過程是一個強正反饋的過程，這個電壓差被迅速放大直到等于電源電壓。假設(shè)復(fù)位周期VIP小于VIM，則差分電流從A點流向B點，由于MN5導通電阻的影響，故復(fù)位周期A點的電壓比B點的電壓高，在比較圖4 時鐘相位，從上至下分別為1、1d和2d周期，由于正反饋作用，最

11、終A點的電壓不斷升高直到電源電壓，而B點的電壓不斷下降直到地電位，相應(yīng)地輸出S鎖存為低電平， 輸出R鎖存為高電平；反之，則S為高電平，R為低電平。在比較周期，MN1和MN2關(guān)斷將輸入差分對管與動態(tài)閂鎖的輸出相隔離，減小了踢回噪聲。圖5 偽RS觸發(fā)器應(yīng)用到Pipeline ADC和Sigma-Delta ADC中，該比較器的輸出要接一個RS觸發(fā)器，當比較器進入復(fù)位周期時保持前一個比較周期的輸出，并恢復(fù)邏輯電平。采用的偽RS觸發(fā)器如圖5所示，該觸發(fā)器不消耗任何靜態(tài)功耗，且其輸出過程是一個正反饋的過程，和常用的兩個交叉耦合的與非門或者或非門構(gòu)成的RS觸發(fā)器相比，不僅減少了晶體管的數(shù)目而且提高了輸出速

12、度。當2d為低電平時，偽RS觸發(fā)器保持輸出狀態(tài)不變；當2d變?yōu)楦唠娖綍r，輸入S和R置位或復(fù)位RS鎖存器，輸入S為高電平，R為低電平時，輸出Q鎖存為高電平；反之Q鎖存為低電平。4 設(shè)計優(yōu)化 比較器的工作速度(再生時常數(shù))和輸入失調(diào)電壓是主要的性能參數(shù)，兩者相互影響和制約。為了獲取最佳值，優(yōu)化過程是必不可少的。4.1再生時常數(shù)比較器的再生時常數(shù)如下式 4 （1）其中，是節(jié)點A或B處總的寄生電容，和分別表示NMOS和PMOS觸發(fā)器開始再生時的跨導。因此，為了獲得最高的工作速度，應(yīng)盡量減小而增大分母項，一般兩個觸發(fā)器中的MOS管應(yīng)取工藝允許的最小溝道長度。再生時，MP3和MN3、MP4和MN4相當于兩

13、個交叉耦合的倒相器，為了使之上升延時和下降延時近似相等，通常使PMOS管的寬長比與NMOS管的寬長比的比值等于NMOS管載流子遷移率與PMOS管載流子遷移率的比值6（在本工藝中其約為2.7倍）。通過Hspice模擬優(yōu)化，這兩對PMOS管的寬長比與NMOS管的寬長比的比值取2.5倍。4.2 輸入失調(diào)電壓MOS比較器輸入失調(diào)電壓是由內(nèi)部器件的失配引起的。兩個在版圖上彼此相鄰，標稱相同的MOS管，當它們的源襯電壓為零時，盡管它們具有相同的版圖，但是它們在等價的長度和寬度方面均存在著失配。它們之間的失配可用電流增益因子失配和閾值電壓失配來分別表示，其均值歸一化等于零，標準偏差與器件溝道長度W和溝道寬度

14、L有關(guān)6， （2） （3）其中，和是與工藝有關(guān)的比例常數(shù)。 對于本文提出的動態(tài)閂鎖電壓比較器，由于NMOS觸發(fā)器再生時間早于PMOS觸發(fā)器，因此PMOS觸發(fā)器的失調(diào)電壓等效到比較器的輸入端時被NMOS觸發(fā)器的環(huán)路增益和輸入差分對管的增益衰減，一般不必考慮PMOS觸發(fā)器的失調(diào)電壓。開關(guān)管MN5關(guān)斷時由于電荷注入效應(yīng)在節(jié)點A和B之間產(chǎn)生失調(diào)電壓【7】，其大小等于 （4）其中，表示節(jié)點A或B處總的寄生電容失配的標準偏差，是倒相器INV1和INV2中NMOS管的溝道寬度。由工藝參數(shù)，代入（4）式可知MN5管關(guān)斷時產(chǎn)生的失調(diào)電壓很小，可以忽略不計?？紤]NMOS觸發(fā)器和開關(guān)管MN1和MN2的失配，則動態(tài)閂

15、鎖的輸入失調(diào)電壓的標準偏差可以表示成4 （5）其中，表示NMOS觸發(fā)器中MN3和MN4管閾值電壓失配的標準偏差，和是MN3和MN4管尺寸失配的相對標準偏差，表示MN3或MN4管再生初始時的柵漏過驅(qū)動電壓，是開關(guān)管MN1和MN2電荷注入失配的標準偏差。將（2）式和（3）式代入（5）式得到 （6）輸入差分對管MP1和MP2的輸入失調(diào)電壓9的標準偏差如下式所示 （7）表示差分輸入對管MP1和MP2管閾值電壓失配的標準偏差，和是MP1和MP2管尺寸失配的相對標準偏差，表示MP1或MP2管再生開始時的柵漏過驅(qū)動電壓。將（2）式和（3）式代入（7）式得到 （8）綜上所述，動態(tài)閂鎖電壓比較器總的輸入失調(diào)電壓

16、的標準偏差如下式【4】 （9）其中，表示比較周期開始時差分對管MP1或MP2的跨導。假設(shè)在復(fù)位周期NMOS觸發(fā)器和輸入差分對管工作在飽和區(qū)，則（9）式可進一步寫成 （10）由（6）、（8）和（10）式可知，通過減小輸入差分對管和NMOS觸發(fā)器中MOS管的過驅(qū)動電壓（同時導致其MOS管的柵面積增大）可以有效地減小輸入失調(diào)電壓，但是NMOS觸發(fā)器中MOS管的過驅(qū)動電壓不能減小的太多，否則會因為MOS管的柵面積過分增大,使得相應(yīng)PMOS觸發(fā)器中MOS管的柵面積大大增加，致使節(jié)點A和B處的寄生電容激增，而PMOS觸發(fā)器中跨導增加卻有限；由式(1)可知，比較器的再生時間常數(shù)增大，降低了比較器的速度。而差

17、分輸入對管在比較周期與動態(tài)閂鎖隔離，故減小其過驅(qū)動電壓不會導致節(jié)點A和B處的寄生電容增加，即不會增加比較器的再生時間常數(shù)，且還會同時減小(10)式中第二項的系數(shù)，即減小了動態(tài)閂鎖等效到比較器輸入端的失調(diào)電壓，降低了比較器總的輸入失調(diào)電壓。采用Hspice的模擬優(yōu)化過程，得到NMOS閂鎖和輸入晶體管寬度的比例關(guān)系：WP1=WP2=7.5WN3=7.5WN4，WP1=WP2=3WP3=3WP4。5 模擬結(jié)果對圖2的動態(tài)閂鎖電壓比較器用0.35um CMOS N阱工藝設(shè)計并模擬，電源電壓2.5V，偏置電流IBC等于20µA，輸入共模電壓為1.15V，時鐘頻率為40MHz。圖6給出了100次

18、Monte-Carlo分析模擬得到的比較器輸入失調(diào)電壓的統(tǒng)計分布。模擬時考慮了比較器中所有MOS管的尺寸失配以及閾值電壓失配。模擬的輸入失調(diào)電壓的均值為6.2mV，標準偏差為5.95mV，最大值等于20mV，最小值為-8.6mV。因此該比較器的輸入失調(diào)電壓的分布范圍約為28.6mV。該比較器模擬的輸入范圍為1.75V，所以具有8位比較精度。圖6 100次Monte-Carlo分析模擬得到的比較器輸入失調(diào)電壓的統(tǒng)計分布圖為了檢驗比較器在各種工作情況下輸出的正確性，在比較器的輸入端加上一個極性（用“”和“”表示）和大?。?0mV或1.15V）隨著時鐘信號不斷變化的差分電壓VID作為測試信號，如圖7

19、中第二個波形所示，它包含了比較器所有可能的最壞工作情況。圖7中第一個波形為40MHz的時鐘信號2。第三和第四個波形分別表示比較器的輸出信號Q和QB。由前面的分析可知，當VID為“”時，Q輸出為高電平；反之Q輸出為低電平。模擬結(jié)果表明，比較器的輸出結(jié)果完全正確。在這種測試條件下模擬的電源平均電流為92µA，即比較器的功耗為230µW，模擬的輸入敏感電壓小于1.2mV。比較器性能指標總結(jié)如表1所示。圖7 比較器在時鐘頻率40MHz下的瞬態(tài)響應(yīng)波形表1 比較器性能指標模擬結(jié)果測量參數(shù)模擬結(jié)果電源電壓2.5V動態(tài)功耗230uW最高工作頻率200MHz輸入失調(diào)電壓分布范圍28.6mV

20、輸入敏感電壓1.2mV比較精度8位輸入電壓范圍0V-1.75V輸入寄生電容43.4fF6 結(jié)論提出了一個改進的不帶前置放大級和輸入失調(diào)抵消電路的動態(tài)閂鎖電壓比較器，工作于2.5V單電源電壓，采用0.35µm CMOS N阱工藝設(shè)計實現(xiàn)；通過對輸入失調(diào)電壓和再生時常數(shù)的優(yōu)化設(shè)計，達到了要求的性能指標。模擬結(jié)果表明，輸入失調(diào)電壓分布范圍為28.6mV，最高工作頻率200MHz、功耗230µW。此比較器已用于80MHz帶通Sigma-Delta ADC的設(shè)計中。由于比較精度達到了8位，因此同樣適用于高速低功耗的Pipeline ADC設(shè)計。參考文獻：1Brandt B P, Wi

21、ngard D E, Wooley B A. Second-order sigma-delta modulation for digital-audio signal acquisitionJ, IEEE J Sol Sta Circ, 1991. 26 (4): 618-627.2Rabil S, Wooley B A. A 1.8-V Digital-Audio Sigma-Delta Modulator in 0.8-um CMOSJ, IEEE J Sol Sta Circ, 1997. 32 (6): 783-796.3 W.-Chul Song, et. al., A 10-b 20-Msample/s Low-Power COMS ADC, IEEE J Sol Sta Circ, col. 30, no. 5 May 1995. 514-521.4 Razavi B, Wooley B A. Design Techniques for High-Speed, High-Resolution ComparatorsJ, IEEE J Sol Sta Circ, 1992. 2