4位二進(jìn)制數(shù)加法器實(shí)驗(yàn)

1、電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：4位二進(jìn)制數(shù)加法器實(shí)驗(yàn)院 系：電子信息與通信學(xué)院專業(yè)班級(jí)：電信1401班 姓名：XXX學(xué)號(hào)：xxxxxx時(shí)間：地點(diǎn)：南一樓指導(dǎo)教師：2016 年 4 月 13 日4位二進(jìn)制加法器實(shí)驗(yàn)一.實(shí)驗(yàn)?zāi)康?.熟悉ISE軟件的使用2.熟悉并初步掌握Verilog HDL描述電路的方法3.掌握用仿真波形驗(yàn)證電路功能的方法4.熟悉使用ISE軟件創(chuàng)建文件并下載到basys2開發(fā)板上的過程二.實(shí)驗(yàn)內(nèi)容用ISE軟件對(duì)4位二進(jìn)制全加器實(shí)驗(yàn)進(jìn)行仿真，采用4位二進(jìn)制數(shù)加法器的數(shù)據(jù)流描述方式，由于被加數(shù)A和加數(shù)B都是4位的，而低位的進(jìn)位Cin為1位，所以運(yùn)算的結(jié)果可能為5位，用Co

2、ut，Sum拼接起來表示。然后對(duì)其進(jìn)行仿真，最后創(chuàng)建約束文件，生成bit文件下載到basys2開發(fā)板上，對(duì)開發(fā)板進(jìn)行操作。三.實(shí)驗(yàn)原理除本位兩個(gè)數(shù)相加外，還要加上從低位來的進(jìn)位數(shù)，稱為全加器。圖1為全加器的方框圖。圖2全加器原理圖。被加數(shù)Ai、加數(shù)Bi從低位向本位進(jìn)位Ci-1作為電路的輸入，全加和Si與向高位的進(jìn)位Ci作為電路的輸出。能實(shí)現(xiàn)全加運(yùn)算功能的電路稱為全加電路。全加器的邏輯功能真值表如表1中所列。信號(hào)輸入端信號(hào)輸出端AiBiCi-1SiCi0000000110010100110110010101011100111111表1 全加器邏輯功能真值表圖1 全加器方框圖圖2 全加器原理圖四位

3、全加器四位全加器如圖3所示，四位全加器是由半加器和一位全加器組建而成：圖3 四位全加器原理圖四、實(shí)驗(yàn)步驟與要求1.創(chuàng)建一個(gè)子目錄，并新建一個(gè)工程項(xiàng)目。2.創(chuàng)建一個(gè)Verilog HDL文件，并將文件添加到工程項(xiàng)目中并編譯整個(gè)項(xiàng)目，查看該電路所占用的邏輯單元(Logic Elements,LE)的數(shù)量。3.對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行時(shí)序仿真，記錄仿真波形圖。4.根據(jù)FPGA開發(fā)板使用說明書，對(duì)設(shè)計(jì)文件中的輸入、輸出信號(hào)分配引腳。即使用開發(fā)板上的撥動(dòng)開關(guān)代表電路的輸入，用發(fā)光二極管(LED)代表電路的輸出。5.重新編譯電路，并下載到FPGA器件中。改變撥動(dòng)開關(guān)的位置，并觀察LED燈的亮、滅狀態(tài)，測(cè)試電路的功能

4、。6.根據(jù)實(shí)驗(yàn)流程和結(jié)果，寫出實(shí)驗(yàn)總結(jié)報(bào)告，并對(duì)實(shí)驗(yàn)波形圖和實(shí)驗(yàn)現(xiàn)象進(jìn)行說明。7.完成實(shí)驗(yàn)后，關(guān)閉所有的程序，并關(guān)閉計(jì)算機(jī)。五.仿真和測(cè)試結(jié)果下圖為四位全加器仿真圖:由仿真圖可知電路正確。下圖為內(nèi)部電路模塊圖：【程序源代碼】四位全加器：module adder(A,B,Cin,Sum,Cout); input3:0A, B; input Cin; output 3:0Sum; output Cout; assign Cout,Sum=A+B+Cin;endmodule 測(cè)試程序代碼：module adder_tb;/ Inputsreg 3:0 A;reg 3:0 B;reg Cin;/ Ou

5、tputswire 3:0 Sum;wire Cout;/ Instantiate the Unit Under Test (UUT)adder uut (.A(A), .B(B), .Cin(Cin), .Sum(Sum), .Cout(Cout);initial begin/ Initialize InputsA = 0;B = 0;Cin = 0;/ Wait 100 ns for global reset to finish#100; A = 6;B = 9;Cin = 0;#100;A = 5;B = 7;Cin = 1;endendmodule約束文件代碼：NET "A0

6、" LOC = P11;NET "A1" LOC = L3;NET "A2" LOC = K3;NET "A3" LOC = B4;NET "B0" LOC = G3;NET "B1" LOC = F3;NET "B2" LOC = E2;NET "B3" LOC = N3;NET "Cin" LOC = G12;NET "Sum0" LOC = M5;NET "Sum1" LOC = M11;NET "Sum2" LOC = P7;NET "Sum3" LOC = P6;NET "Cout" LOC = N5;六：實(shí)驗(yàn)心得與體會(huì)這次實(shí)驗(yàn)較簡單，通過這次實(shí)驗(yàn)我初步掌握了使用ISE軟件編寫程序并仿真然后生成bi