八選一數(shù)據(jù)選擇器和四位數(shù)據(jù)比較器(verilog實驗報告)

1、篇I0美邦雷學(xué)龍xrANUlMIVEflSITVOFPOSTSANOTELECQMWMCATIONSVerilogHDV微電子0901班姓名：袁東明學(xué)號:_04094026一、實驗課題：1. 八選一數(shù)據(jù)選擇器2. 四位數(shù)據(jù)比較器二、八選一數(shù)據(jù)選擇器Verilog程序：2.1 主程序moduleoption(a,b,c,d,e,f,g,h,s0,s1,s2,out);input2:0a,b,c,d,e,f,g,h;inputs0,s1,s2;output2:0out;reg2:0out;always(aorborcordoreorforgorhors0ors1ors2)begincase(s0,

2、s1,s2)3d0:out=a;3d1:out=b;3d2:out=c;3d3:out=d;3d4:out=e;3d5:out=f;3d6:out=g;3d7:out=h;endcaseendendmodule2.2激勵程序modulesti;reg2:0A,B,C,D,E,F,G,H;6 -regS0,S1,S2;wire2:0OUT;optiondtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT);initialbeginA=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=0;S2=0;#100A=3d0;B=3d1

3、;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=0;S2=1#100A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=1;S2=0#100A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=1;S2=1#100A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=0;S2=0#100A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7

4、;S0=1;S1=0;S2=1#100A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=0#100A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=1endendmodule三、四位數(shù)據(jù)比較器3.1 主程序modulefourcompare(a,b,c);input3:0a,b;output1:0c;reg1:0c;always(aorb)beginif(ab)c=2d2;elseif(aB(10A=B(00戌AB(01);觀察波形當(dāng)輸入數(shù)據(jù)當(dāng)A=00

5、00,B=0001,輸出結(jié)果為01當(dāng)A=0010,B=0001,輸出結(jié)果為10當(dāng)A=0001,B=0001,輸出結(jié)果為00經(jīng)分析其仿真結(jié)果與理論相符合，說明了其設(shè)計的正確性。4.2 實驗心得這次實驗與上次相比有明顯的進步，通過這次實驗我對modelsim的應(yīng)用更加得心應(yīng)手，深切的體會到了verilog是一種描述性語言，這次實驗總的來說是比較順利的，但在實驗過程中還是遇到了一些問題，比如端口的匹配問題，在寫程序的時候誤將位寬寫在了變量名的后面，雖然程序能夠運行但有警告，仿真波形是錯誤的，可見在寫程序時警告有時也是致命的，這要求我們在學(xué)習(xí)的過程中思想一定要嚴(yán)謹(jǐn)！其次在做實驗時一定要多想，例如在學(xué)習(xí)這門課時，書上說在模塊外部輸入可以是wire型或reg型，但在寫程序時激勵模塊往往要初始化數(shù)據(jù)，所以編程時其類型往往聲明為reg型，通過這個例子我明白