靜態(tài)存儲(chǔ)器介紹

1、靜態(tài)存儲(chǔ)器介紹Slidel. SRAM 的全稱是 static random access memory , 它是一種最常用的 memory, 核心部分是兩個(gè) cross-coulped inverter 組成的 bi-stable latching circuit，通常稱為 flip-flop 的 電路。SRAM static的特性主要是它不需要像 DRAM那樣定期對(duì)存儲(chǔ)的數(shù)據(jù)進(jìn)行刷新，只要 Vdd不掉電，數(shù)據(jù)就可以穩(wěn)定存儲(chǔ)。SRAM最 主要的應(yīng)用就是緩存，緩存的作用是在CPU和內(nèi)存之間進(jìn)行數(shù)據(jù)緩沖。像智能手機(jī)這樣的一些 高端電子產(chǎn)品，SRAM 是必不可少的。SRAM 之所以可以做緩存是因?yàn)?/p>

2、它有一個(gè)最為重要的 優(yōu)點(diǎn)：speed, SRAM的讀寫頻率可以到幾個(gè) Giga Hz，比DRAM 至少快一個(gè)order。SRAM 最大 的劣勢(shì)在于density比較低，用的最多的SRAM 是所謂的 6T traditional SRAM, 1 個(gè) bitcell 有六 個(gè)MOSFET 組成，與SRAM 對(duì)應(yīng)的DRAM 只 需要一個(gè) MOSFET 加一個(gè) capacitor。bitcell 占 用面積大導(dǎo)致desity低density低造成cost高， 具體表現(xiàn)是同樣容量的緩存會(huì)比內(nèi)存條造價(jià)高 很多。Slide 2.這是一個(gè)目前典型的 memory架 構(gòu)，CPU+3級(jí)緩存再加內(nèi)存條，其中一級(jí)緩存

3、經(jīng)常用8T dual port SRAM,可以用兩個(gè)port同 時(shí)讀寫，速度最高，集成度也最低，三級(jí)緩存會(huì) 用 high-density design 的 SRAM，集成度最高, 速度最低。從下面這幅實(shí)物圖可以清楚看到 multi-core和三級(jí)緩存做在一起，stand alone的 SRAM已經(jīng)很少看到，一些低端的電子產(chǎn)品在介 紹CPU性能參數(shù)的時(shí)候不會(huì)把緩存的信息單獨(dú) 列出來，但是對(duì)于像智能手機(jī)這樣高端的電子產(chǎn) 品，緩存的容量和工作頻率絕對(duì)是一個(gè)重要的性 能指標(biāo)。下面這張圖根據(jù)價(jià)格和讀寫速度對(duì) memory進(jìn)行一個(gè)排列，硬盤速度最低，價(jià)格最 便宜，內(nèi)存條其次，緩存速度最高，造價(jià)也最高。 接

4、下來這張圖是SRAM發(fā)展的roadmap,綠線對(duì) 應(yīng)左邊的縱坐標(biāo)，表示SRAM density的變化情 況，每往前推進(jìn)一個(gè) generation, desity翻倍，紅 點(diǎn)對(duì)應(yīng)右邊的縱坐標(biāo)，表示SRAM工作頻率的 變化情況，每推進(jìn)一個(gè) gen eratio n, speed提升 15%.最新的一些信息顯示Intel基于22nmtri-gate finfet工藝的 SRAM,工作頻率最高可 以達(dá)到4.6GHz。最后看一下我們公司 SRAM 的一個(gè)大概的情況，已經(jīng)進(jìn)入量產(chǎn)的基于40nmlow-leakage process 用于 high densityapplication的面積最小的bitce

5、ll是0.242平方微 米，desity是4Mb/平方毫米，這個(gè)數(shù)值很容易 算，你拿一個(gè)平方毫米除以一個(gè)bitcell的面積就 得到了 density,我們公司像客戶提供32MegaSRAM product,同時(shí) gurantee natural yield 在 90%以上，所謂的 natural yield是指在不加 redundancy的情況下看到的yield,我們foundry 向 customer 提供的都是 natural yield. 什么是 redundancy 我稍后會(huì)講。28 127 bitcell design target暫時(shí)定的是128mega,但是困難很大，目 前 2

6、8PS 127 還沒有 yield。28PS 155 的 64M SRAM array yield 大概在 10% 至U 20%。 28HKMG 情況更糟，127 和 155 在 nominal vdd 下都沒有看到y(tǒng)ield。Slide 3.這是最常用的 6T-SRAM 的基本 電路圖，1個(gè)bitcell由六個(gè)transistor組成，四 個(gè)NMOS和兩個(gè)PMOS。這個(gè)電路圖的連接關(guān) 系似乎有點(diǎn)亂，我們看一下簡化的電路圖， SRAM 的核心部分是兩個(gè) cross-coupled inverter 組成一個(gè)正反饋回路，可以保證SRAM有兩個(gè)穩(wěn)定的存儲(chǔ)狀態(tài)“0”和“T,電荷存儲(chǔ)在n1和 n2兩個(gè)

7、storage node里面，n1和n2的電容主要 是寄生電容和耦合電容，所以 SRAM和DRAM 從大的方面來說屬于，與此相對(duì)應(yīng)的是非易失性 存儲(chǔ)器，最典型的是flash,flash有專門的電荷存 儲(chǔ)介質(zhì)一floating gate，電荷被寫入之后，即使 vdd掉電，電荷也可以被保存很長時(shí)間，通常是 十年甚至更久。除了主體部分的兩個(gè)inverter還 有兩個(gè)pass gate主要用于控制數(shù)據(jù)讀寫。slide 4.這幅圖是 SRAM array 的 layout， 每一個(gè)黃色的框框代表一個(gè)bitcell,整個(gè)SRAMarray就是這些 bitcell的高度重復(fù)，我們把 SRAM array里面

8、具有數(shù)據(jù)存儲(chǔ)以及讀寫功能 的最小重復(fù)單元稱為bitcell.需要特別指出的是，嚴(yán)格意義上來講，只要array里面有一個(gè)biecell 不能 function,這個(gè) SRAM array 就廢掉 了，到了 32nm 之后，process variation 越來越 大導(dǎo)致bitcell fail的幾率越來越高，同時(shí)array volume也越做越大，最終導(dǎo)致整個(gè)SRAM array yield很低，在這種情況下怎么提升 yield ?答案 是加redundancy，具體來講就是在 array 邊上 額外放上幾行或者幾列SRAM,如果ARRAY里面有bitcell fail的情況出現(xiàn)，通過相應(yīng)的尋

9、址 操作找出fail那個(gè)bitcell所在的那一行或者那一一 列，用額外加的這些SRAM將其替換掉，額外 加入的那些 SRAM bitcell 就是 redundancy。Redundancy 說白了就是在那 cost換取 yield, 是在process variation越來越大的情況不得以采 取的應(yīng)對(duì)措施，在design的時(shí)候要不要加 redundancy 要由 customer 來決定。把 SRAM 一 個(gè)bitcell放大之后就是下面這幅圖，請(qǐng)大家注意 bitcell layout的一個(gè)特點(diǎn)：中心對(duì)稱。這是 SRAM 對(duì)mismatch非常敏感的一個(gè)重要原因。 后面這張圖是SRAM的

10、SEM照片。前面有提到 過，SRAM最大的劣勢(shì)是bitcell占用面積大， 為了盡可能省面積，SRAM經(jīng)常選用logic里面 接近甚至超越 minimum rule 的 device, 這是 SRAM mismatch 很嚴(yán)重的最重要原因。最后這 張表列出了 4011 242 bitcell device 的 width 和 length，可以明顯看出，PD width最大，PG其 次，PU最小，為什么是這樣的一種排序，在cel ratio那一部分會(huì)講到。Slide5.這是SRAM 一個(gè)block的示意圖， SRAM array做得很大比如128mega的時(shí)候需 要很多block oSRAM要

11、能夠?qū)崿F(xiàn)數(shù)據(jù)讀寫功能， 除了 array主體部分之外，還需要相應(yīng)的 pheriphery就是控制電路，包括用于行選列選的 pre-coder/decorder，用于 read 的 SA，用于 write 的write driver,以及用于數(shù)據(jù)輸入輸出的I/O和 bufferSlide5 對(duì)于隨著技術(shù)不斷往前推進(jìn)，電子 產(chǎn)品性能飛速提高，同時(shí)功耗也越來越大，對(duì)于 memory而言，它可以占到整個(gè) SOC總功耗的 一半以上。相比較而言，待機(jī)功耗會(huì)更重要，因 為電子產(chǎn)品大部分時(shí)間還是處于 standby狀態(tài)。 那總功耗可以分為兩個(gè)大的部分：static和 dynamic,也可以稱為 standby

12、 和 active。Static power 與leakage 和待機(jī)電壓成正比， dynamic 這部分與load capacitanee、工作頻率以及工作 電壓有關(guān)。降低功耗的最簡單辦法就是降低電 壓，SRAM 有一些特殊稱謂，SRAM total leakage 稱為standby current,最小待機(jī)電壓稱為DRV， 最小工作電壓稱為 Vccmin。制約整個(gè)SOC的 Vccmin不能很低的原因很多時(shí)候就是SRAM的 Vccmin降不下來，是什么東西在制約 SRAM的 Vccmin,我在 mismatch model那里向大家解釋。Slide 6下面我們來看 SRAM 最簡單的 一個(gè)

13、狀態(tài)：standby，也成為 hold 或者retention 。在standby的是時(shí)候，WL接低電位，這樣PG 就關(guān)掉了，保證bitcell不與外界發(fā)生數(shù)據(jù)交換， 同時(shí) precharge bitline 和 bitlinebar 至U高電位， 為數(shù)據(jù)讀取做準(zhǔn)備。下面引入SRAM最最重要的一條曲線：butterfly curve。它對(duì)于SRAM 的 重要性到了一種怎么樣的程度呢？如果你去查 閱一些關(guān)于SRAM的paper,只要有需要比較 SRAM 性能的地方基本都會(huì)把butterfly curveshow 出來，所以理解 butterfly curve 是 SRAM 的關(guān)鍵所在。Stand

14、by狀況下的butterfly curve 是最簡單的，應(yīng)為我不需要考慮 PG的影響，它 就是兩個(gè) cross-coupled inverter 對(duì)應(yīng)的 voltage transfer curve,簡稱 VTC ,它是 inverter 最基本 的特性。之所以稱為butterfly curve是因?yàn)樗?像蝴蝶翅膀。我們最關(guān)心的是embedded在butterfly curve里面的兩個(gè) square,在理想情況 下，也就是不考慮 mismatch的時(shí)候，這兩個(gè) square 完全相同，整個(gè) butterfly curve 關(guān)于 y=x 對(duì)稱，我們把內(nèi)嵌最大的square對(duì)應(yīng)的邊長稱 為 s

15、tatic noise margin, 這是 SRAM 最重要的一 個(gè)概念。Hold static noise margin 可以用來表征 SRAM 在standby情況下的穩(wěn)定性，這個(gè)值越大，表明SRAM待機(jī)狀態(tài)越穩(wěn)定，這個(gè)值的大 小有什么決定？引入 SRAM 第一個(gè)ratio:alpha ratio, PU與PD idsat的比值，與PG無關(guān)，因 為PG是關(guān)掉的，這個(gè)比值越大，hold margin 越大。Butterfly curve 一般有三個(gè)交點(diǎn)，左上和 右下的交點(diǎn)分別對(duì)應(yīng)SRAM “0”和“T兩個(gè)穩(wěn) 定的存儲(chǔ)狀態(tài)，中間的交點(diǎn)是準(zhǔn)穩(wěn)態(tài)，只存在于理論上，處于這種狀態(tài)的 SRAM很不穩(wěn)定

16、， 稍微有一些noise，就會(huì)向兩外兩個(gè)穩(wěn)態(tài)演化。Slide 7.借助 hold butterfly curve 引入 SRAM DRV的概念，DRV是指在保證數(shù)據(jù)正常 存儲(chǔ)的前提下最小的待機(jī)電壓。我們當(dāng)然希望 DRV越小越好。我們看一下理想情況下也就是 不考慮mismatch時(shí)候的DRV,當(dāng)vdd變小的時(shí) 候，內(nèi)嵌的那個(gè)square也跟著變小，當(dāng)vdd小 到一定成的的時(shí)候，這兩條 VTC相切，這是臨 界點(diǎn)，Vdd再小一點(diǎn)點(diǎn)，兩條VTC就沒有交點(diǎn) 了，穩(wěn)態(tài)點(diǎn)不存在了，換句話說就是data hold不住了，那存儲(chǔ)的信息就會(huì)丟失，sta ndby fail.Slide 8.這是我拿model實(shí)際仿

17、真的結(jié)果，vdd 減小，hold margin跟著減小，到0.06v的時(shí)候 降為0,我把這幅圖單獨(dú)摘出來，這是理想情況 不考慮mismatch, DRV大概是0.06V，考慮 mismatch的話，DRV會(huì)大很多。這是65LL ULP 525實(shí)測的DRV分布情況，里面包含了 mismatch,要保證測到的所有 bitcell都能夠正 常存儲(chǔ)數(shù)據(jù)，DRV大概是0.7v。從這里大致可 以看出mismatch的作用有多么大。Slide 9.前面講的DRV是從電壓角度衡量待機(jī) 功耗，另外還可以從電流的角度去看，也就是 standby current。待機(jī)條件下，WL 關(guān)掉，BL 和 BLB prech

18、arge 至U高電位，standby current 定 義為從Vdd 流到Vss端總的leakage current,包 含了 6個(gè)transistor全部的leakage,根據(jù)電 流 守恒，vdd和vss兩端的電流相等。這是 65nm 的一個(gè)leakage path 示意圖，每個(gè) generation 都 可能不一樣，所以僅僅可以參考。減小standbycurrent是降低待機(jī)功耗的一個(gè)有效途徑，加合 理的body bias可以有效抑制leakage。Slide10.下面要講的是 SRAM 最重要的一個(gè) 操作：read.我以read "0"為例。在讀取操作之 前先進(jìn)行p

19、recharge,保證兩根bitline上電壓完全 相等。然后關(guān)掉precharge電路，打開 WL ,這 時(shí)候PG開啟，同時(shí)n2節(jié)點(diǎn)是高電位，PD也開啟，PD和PG組成通路，有電流流過，這個(gè)電 流稱為Iread或者Icell。另外，PD和PG組成 的通路進(jìn)行分壓，結(jié)果是導(dǎo)致 n1節(jié)點(diǎn)的電位被 拉高到某一個(gè)邏輯低電位，大約是 0.1-0.2V,這 稱為read disturbe，一旦這個(gè)值接近或者超過 PD2的閾值電壓，PD2就會(huì)開啟，把n2節(jié)點(diǎn)電 位往下拉，并通過正反饋回路，把n1節(jié)點(diǎn)電位進(jìn)一步拉高，最后導(dǎo)致存儲(chǔ)狀態(tài)發(fā)生改變，我們 成為bitcell flip, 一個(gè)讀取操作造成bitcel

20、l狀態(tài)發(fā) 生變化，這是不允許的。在 n1節(jié)點(diǎn)電壓被上拉 的同時(shí)，BL電位被拉下來，把BL和BLB電壓 送到SA，通過比較就可以判定bitcell存儲(chǔ)狀態(tài)。 這就是read操作的工作原理。Iread之所以重要， 是因?yàn)椴豢紤] SA判斷時(shí)間的時(shí)候，read time 有一個(gè)簡單的表達(dá)式，read time跟BL上的 capacitanee成正比，跟Iread成反比，我前邊有 提過，SRAM最大的優(yōu)勢(shì)是速度快，所以要實(shí)現(xiàn) 快速讀取數(shù)據(jù)，Iread就要足夠大，同時(shí)BLcapacitanee足夠小，我們可以簡單估算一下read time的量級(jí)，BL capacitanee大概是0點(diǎn)幾個(gè)fF, 量級(jí)是10

21、的負(fù)十六次方，BL上的電壓降大概是 0點(diǎn)幾伏，分子量級(jí)是十的負(fù)十七次方，Iread 大概是幾十微安，分母量級(jí)是十的負(fù)五次方，最 后得到read time大概是pico seco nd。實(shí)際要考 慮worst case,同時(shí)加入SA耗費(fèi)的時(shí)間，最后 這個(gè)值大概是幾百ps,到一個(gè)納秒，取倒數(shù)對(duì)應(yīng) 的頻率是1到幾個(gè)Giga Hz，DRAM通常是幾十 到幾百 mega Hz。所以SRAM 比DRAM 速度快 很多。Slide11.那么如何衡量，bitcell在讀操作中的 穩(wěn)定性？還是要看butterfly curve。在讀操作的 過程中，WL是高電位，PG是開啟的，我們看 左邊inverter對(duì)應(yīng)的V

22、TC，就是藍(lán)色實(shí)線，當(dāng) n2輸入低電位的時(shí)候，n1輸出高電位，PD關(guān)閉， PG source-drain等電位，對(duì)inverter基本沒有影 響， 當(dāng)n2輸入高電位的時(shí)候，就會(huì)有 read disturbe,導(dǎo)致 read butterfly curve 對(duì)應(yīng)的邏輯低 電位會(huì)被拉高到0.1v附近，同時(shí)square變小。 把hold和read butterfly curve放在一起就很容 易看至U這種變化，read margin 比hold magin 小 很多，所以 read 是 6T-SRAM 的 worst case。如 果RSNM過小，bitcell就有flip的危險(xiǎn)。Slide11.r

23、ead margin 的大小是由什么決定的呢？我們引入 SRAM的第二個(gè)ratio:beta ratio。在讀操作的時(shí)候，最主要的影響來自與PD和PG, PD 越 stronge, PG 越 weak, n1 節(jié)點(diǎn)的電 位就越不容易被拉高，beta ratio定義為PD和 PG Idsat的比值，我們可以看到，增大beta ratio 可以減小read disturb,有效增大read margin,提 高bitcell在read過程中抗干擾的能力。Slide 12.下面介紹SRAM的最后一個(gè)操作： 寫操作。我以寫“ T為例。Bitcell初始狀態(tài)是”0”, 將bitline 還是 prech

24、arge的高電位狀態(tài)，將 bitlinebar 拉低至U ground, 同時(shí)打開 wordline， n1是低電位，PL2開啟，與PG 2組成通路，PG2 一端接低電位，將n2節(jié)點(diǎn)下拉，n2節(jié)點(diǎn)電位拉 低通過正反饋回路將n1節(jié)點(diǎn)電位拉高，最終實(shí) 現(xiàn)寫''操作.。Slide13那么如何判定一個(gè) bitcell寫入的能 力呢？還是butterfly curve.左邊inverter再寫 入過程中電壓配置和read時(shí)候完全一樣，因此 輸出一條正常的 VTC,但是右邊的這個(gè)inverter 加上PG2情況就不一樣了，應(yīng)為blb接地，不 再接Vdd，這時(shí)候當(dāng)n1輸入低電位的時(shí)候，通 過

25、PU和PG組成的通路很快將輸出端 n2電位 拉低，也就是n1出入低電位的時(shí)候，n2不在輸 出高點(diǎn)為，而是輸出了一個(gè)接近低電位的電壓。 這兩條 VTC 組成了 SRAM 的 write butterfly curve。Slide13我們同樣可以用 write margin來衡 量一個(gè) bitcell寫入的能力，那么 write margin 的大??？我們引入 SRAM 第三個(gè)ratio:gamma ratio，我們可以看到，在寫操作的時(shí)候，起主要 作用的是PU和PG，因此gamma ratio定義為 PG 與 PU idsat 之比，PG 越 strong,PU 越 weak， 越容易通過bit

26、linebar將n2節(jié)點(diǎn)電位下拉，write margin越大，寫入越容易。Slide13前面介紹了 SRAM的三個(gè)ratio,分別 用來表征 SRAM hold stability, read stability 以 及write ability ，我們希望這三個(gè)ratio都越大越 好，很可惜，如果你把這三個(gè) ratio乘在一起就 會(huì)發(fā)現(xiàn)結(jié)果是1，這說明這三者之間有trade-off, 其中兩個(gè)變大，另外一個(gè)一定變小。在實(shí)際應(yīng)用 的時(shí)候 beta ratio 是第一位要考慮的， gamma ratio 其次。為了是 beta ratio 大于1， PD的 width會(huì)比PG 大，為了是gam

27、ma ratio盡可能 尢PG width比PU大很多。這就解釋了前邊提 到過的三顆device width的排列關(guān)系，同時(shí)也可 以說明，為什么SRAM layout尺寸變化很小， 一般就是變化幾到十幾納米，因?yàn)椋愣渲腥?何一顆device,都會(huì)有side effect,比如你把PG AA變小，PG idsat就變小，beta ratio就會(huì)變大， 但同時(shí) gamma ratio 就會(huì)變小，bitcell寫入能力 變差，最后read fail表少，但write fail變差。Slide14最后看一下SRAM 會(huì)有哪些failure mode。read有兩種fail機(jī)制，第一，iread太小

28、， 導(dǎo)致read speed太慢，甚至根本讀不出來，第二， RSNM過小，導(dǎo)致讀的過程中 bitcell存儲(chǔ)狀態(tài) 發(fā)生反轉(zhuǎn)。Write有一種fail，就是因?yàn)閣rite margin過小，導(dǎo)致在一定時(shí)間內(nèi)寫不進(jìn)去，具 體表現(xiàn)就是寫入前后狀態(tài)一樣。隨著將來工作頻 率越來越高，對(duì)于write的挑戰(zhàn)越來越大，因?yàn)?cycle time很短，差不多就是幾百個(gè)ps,在這么短 的時(shí)間內(nèi)要把數(shù)據(jù)順利寫入困難蠻大的。另外提一下，standby current 般不作為判斷 bitcell 能否正常工作的標(biāo)準(zhǔn)，array里面某些bitcell standby current 過大，不會(huì)導(dǎo)致 bitcell不能工

29、 作，但整個(gè)array的total leakage不能超出一定 的范圍。Slide 15在將 SRAM model之前有必要把 process variati on 進(jìn)行簡單分類。從 process control的角度可以把process variation分為兩大 類:systematic 和 random。Systematic 又可以分 為兩類，layout dependent 和 global, SRAM 不 需要考慮 layout dependent , 比如 LPE/WPE/LOD，因?yàn)?SRAM 的 layout 基本是 固定的。Global主要是在生產(chǎn)過程中的non-u nif

30、ormity 造成的，比如在退火過程中，wafer可能會(huì)由于受熱不均勻產(chǎn)生溫度梯度，表 現(xiàn)為從wafer中心到邊緣位置電學(xué)特性有特定的 分布規(guī)律。Random variation 就是指 mismatch, 指的是同一個(gè)die里面離得很近的兩個(gè)device之 間的差異。之所以要強(qiáng)調(diào)離的很近主要是因?yàn)殡x 得比較遠(yuǎn)的兩個(gè)device會(huì)包含由于空間位置不 同造成的差異，而這部分差異屬于globalvariation的范疇。Mismatch里面占主導(dǎo)地位的是RDF，可以占到60%以上。業(yè)界比較認(rèn)可的 能夠準(zhǔn)確量測 process variation 的是 addressable 的DMA，因?yàn)?DMA

31、 有個(gè)重大的優(yōu)勢(shì)，samplesize比較大。只有sample size比較大的情況下萃取出的 process variation 才比較可靠。Slide 15這幅圖是semitronix在40上面評(píng)估 的結(jié)果，當(dāng)sample size比較小的時(shí)候，得到的 process variation 會(huì)有 fluctuation,只有當(dāng) sample size比較大，接近1000個(gè)的時(shí)候得到的數(shù)值才 趨于平穩(wěn)，比較可信。Slide 16造成mismatch的因素很多，這里只 列舉幾個(gè)最重要的。請(qǐng)大家注意由于RDF造成的Vt variation的公式，sigmaVt與面積開平方 成反比，這是mismat

32、ch的一個(gè)重要特征，除了 RDF之外，還有LER，主要是patten的時(shí)候造 成的，以及 oxide thickness 的 fluctuation。Slide 17 從 hierachy 的角度可以把 process variation分為ltl,wtw和wiw三組，wiw再往下 分，可以包括 dtd和within-die,最后一級(jí)就是 mismatch, global variation 的方差是這三級(jí)方 差之 和，local mismatch是各種機(jī)制產(chǎn) 生的 variation對(duì)應(yīng)的方差之和，因?yàn)楦鞣N機(jī)制對(duì) mismatch的影響彼此之間獨(dú)立，所以可以簡單 相加。Total varia

33、tion 的方差是 global 和 local 對(duì)應(yīng)的方差之和，因?yàn)間lobal和local之間也是 相互獨(dú)立的。Slide 17上面這幅圖講的是大家比較熟悉的 pelgrom 提出的理論，mismatch 對(duì)應(yīng)的 sigmaVt 或者sigmaid與device面積開平方成反比，隨著 tech no logy 不斷往前推，device area 不斷 shri nk , 導(dǎo)致mismatch越來越嚴(yán)重，mismatch的概念很 早就有了，但是直到65、55引起大家的重視， 到 40 的時(shí)候，mismatch 稱為 total variation 的 決定因素，我們公司也是在40的時(shí)候才真正

34、意 識(shí)到local mismatch的重要性。下面這幅圖是 40ll 242 PD 這顆 device mismatch 的一些基本情 況，我們可以看到，geometry factor,也就是根號(hào) WL 分之一大概是 12.6，1 個(gè) sigma vt mismatch 是 35.6mV, total 一個(gè) sigma 是 38.1mV，算比值 的時(shí)候要用方差，所以是平方相比，最后結(jié)果是 local占total的87%，sigmaId情況也差不多， 說明 local 在 dominant 整個(gè) process variation， 我借用 SPICE team NMOS sigmadeltaV

35、t Vs.geometry factor的這幅圖，把SRAM對(duì)應(yīng)的 那個(gè)點(diǎn)點(diǎn)上去，大家就會(huì)發(fā)現(xiàn)，SRAM的 mismatch在那個(gè)紅圈圈范圍內(nèi)。我總結(jié)了 SRAM mismatch大的主要原因有兩個(gè)：第一 SRAM bitcell layout與生俱來就有高度的對(duì)稱 性，這本身就是 mismatch的結(jié)構(gòu)，第二SRAM 為了省面積，用到的device面積都很小。Slide 18 Mismatch 對(duì) SRAM 的 performanee 變差，當(dāng)考慮 mismatch 的時(shí)候，buttterfly curve 對(duì)應(yīng)的兩個(gè)sqare大小不再相等，說明"0"和"1”

36、兩種狀態(tài)不再對(duì)稱。紅線是typical case,藍(lán)線是 加入 6sigma mismatch 之后的情況，Mismatch 會(huì)導(dǎo)致 DRV, Read margin、write magin 和 iread 同時(shí)變差。Slide 19再來看一下SRAM model的架構(gòu)， 傳統(tǒng)的 fixed corner model 不區(qū)分 global 和 local variation, corner range 很大，缺點(diǎn)是它只能告訴 designer, process最差或者最好的狀況，不能提 供任何關(guān)于電學(xué)性能統(tǒng)計(jì)分布的狀況，比如隨機(jī)run出一個(gè)sram bitcell，它能夠正常工作的概率 是多少

37、？并且local mismatch越來越嚴(yán)重，array 也越來越大，3*sigma慢慢包不住大部分的點(diǎn)， 這時(shí)候就需要后邊兩種 model, 40用的最多的是 第二種，global-only fixed 的 corner model 力口 mismatch model。Global corner 專門用來 cover global variation, 在 global corner 上用統(tǒng)計(jì)的 方法疊加mismatch。實(shí)際上global這部分也是 有服從統(tǒng)計(jì)分布的，為了更加match real-case,有了第三種 model,full statistical model , 與第二套m

38、odel唯一的差別是把 global variation也用統(tǒng)計(jì)的方法描述，確定是model表面看不到任何corner 的信息，只有 run 很多次 monte-carlo 才 能確定corner的位置Slide 20 首先來 看一下 global only-fixed corner model,首先用 3*sigma global variation 定 出 corner spec,用來 cover gobal process variation. 然后可以看至U sram performanee 跟 global corner有依賴關(guān)系，對(duì)于 RSNM 而言， worst case出現(xiàn)在F

39、SG這個(gè)corner,而WM 的 worst case出現(xiàn)在SFG這個(gè)corner，下面這幅圖 是model實(shí)際仿真得到的結(jié)果，請(qǐng)大家注意，global variation 對(duì) butterfly curve 的影響是使 兩個(gè)square同時(shí)增大同時(shí)減小，butterfly curve 仍然關(guān)于y=x對(duì)稱。實(shí)際上 SRAM 的worst case不僅跟corner有關(guān)，還跟溫度和電壓有關(guān)， 高溫會(huì)使RSNM和istby變差，低溫會(huì)使 WM 變差，如果不考慮 temperature in vers ion,高溫也 會(huì)使iread變差，四個(gè)紅圈圈指出了 corner和溫 度組成的worst cas

40、e。Slide 21 再來看看 vdd 對(duì) SRAM performanee 的影響，Vdd scaling,會(huì)導(dǎo)致RSNM、WM和 Iread同時(shí)變差，Vdd增大會(huì)使istby變差。Slide 22 如果 不考慮 mismatch , SRAM performa nee 的 worst case process corner/temp/vdd 的一個(gè)組合，仔細(xì)觀察你會(huì)發(fā) 現(xiàn)，除了 TT之外，SRAM四個(gè)corner正好被 SRAM 四種 worst case performanee 卡住，如果 TT定不好，很容易使 SRAM某個(gè)performanee 落在fail的區(qū)域。Slide 23下面

41、來看一下對(duì)于 SRAM最重要的 mismatch model。我們知道如果 sample size 足 夠大,device vt和id都是服從標(biāo)準(zhǔn)正態(tài)分布的， 把 SRAM 中每個(gè) device 相應(yīng)的 model parameter 都用相互獨(dú)立的一個(gè)高斯分布表示，用到的 model parameter 與前面講至U的 mismatch 產(chǎn)生 的幾種主要機(jī)制相對(duì)應(yīng)，RDF對(duì)應(yīng)Vth和uO, LER 對(duì)應(yīng) XL 和 XW, oxide thickness fluctuation 對(duì)應(yīng) toxe。這樣 sram performanee 比如 RSNM 就由單一的一個(gè)值變成了統(tǒng)計(jì)分布，大家可以看到

42、隨著tech no logy不斷往前推，RSNM的分布 發(fā)生了一些變化，mean值不斷減小，分布卻不 斷展寬，用統(tǒng)計(jì)的語言來講，就是 variation越 來越大，bitcell fail的幾率越來越大。右邊這幅 示意圖是在 global-only fixed corner上面疊加 mismatch model后run MC 分析后的結(jié)果。Slide 23下面舉一個(gè)RSNM實(shí)際仿真的例子 來告訴大家 mismatch 如何使 SRAM performanee變差，藍(lán)線是理想情況下的 butterfly curve，兩個(gè)square大小相等意味著讀 0和讀1時(shí)候的stability相同，一旦加入

43、 mismatch,butterfly curve 就變成了紅線，一個(gè) square 變大，另一個(gè) square 變小，由于 bitcell 的存儲(chǔ)狀態(tài)有可能是0也有可能是1,所以我們 要考慮worst case,就是二者中較小那個(gè)，RSNM 從 214mV drop 到 173mV，這只是加入 mismatch 后其中的一條curve，其它c(diǎn)urve也是這樣嗎？ 我那 mismatch model 進(jìn)行 1000 次 monte-carlo 分析，每run 一次就出現(xiàn)兩個(gè)值，對(duì)應(yīng) RM0和 RM1,對(duì)應(yīng)坐標(biāo)中的一個(gè)點(diǎn)，我把所有的點(diǎn)都畫 出來，大家就可以看出規(guī)律，RM0和RM1的相 關(guān)系數(shù)是-

44、0.5,屬于一般負(fù)相關(guān)，說明其中一個(gè)值 增大，另一個(gè)的變化趨勢(shì)一定是減小。我們只關(guān) 心那個(gè)較小值，所以mismatch 一定是使RSNM 變差。Slide 24這幅圖是 mismatch model仿真很多次之后畫出的butterfly curve 的一個(gè)分布，這個(gè) 分布越寬說明process variation越大，情況越糟糕。右邊這幅圖是我在 TT/25C/no mi nal Vdd時(shí) 把每一次run出的較小的那個(gè) RSNM的值提取出來，畫成直方圖，BPP自動(dòng)給出mean和sigma, 那條藍(lán)線是標(biāo)準(zhǔn)正態(tài)分布，可以看到，RSNM在3個(gè)sigma以內(nèi)還是和標(biāo)準(zhǔn)正態(tài)分布很 match 的，下面這幅圖是在RSNM的worst case FSG/0.9*Vdd/125 度仿真的結(jié)果， mean值和 sigma同時(shí)減小，sigma減小的原因主要是溫度， 我們?cè)?mismatch model里面加入了 調(diào)整了mismatch隨溫度變化的一個(gè) trend,這個(gè)在稍后 會(huì)有說明。右邊是對(duì)應(yīng)的縱坐標(biāo)取對(duì)數(shù)以后的分 布圖，可以看到在 high sigma的區(qū)域，RSNM 的分布漸漸偏離高斯分布，這和paper中給出的 結(jié)論一致，而我們最關(guān)心的恰恰是RSNM在lef