數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL

1、數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL （復(fù)習(xí)）EDA（Electronic Design Automation）就是以計(jì)算機(jī)為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以PLD器件或者ASIC專用集成電路為目標(biāo)器件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。1電子CAD（Computer Aided Design）2電子CAE（Computer Aided Engineering）3EDA（Electronic Design Automation）EDA技術(shù)及其發(fā)展p2EDA技術(shù)的應(yīng)用疇1.3 數(shù)字系統(tǒng)設(shè)計(jì)的流程 基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計(jì)流程 1. 原理圖輸入(Schematic diagrams )

2、2、硬件描述語言 (HDL文本輸入)設(shè)計(jì)輸入硬件描述語言與軟件編程語言有本質(zhì)的區(qū)別綜合（Synthesis）將較高層次的設(shè)計(jì)描述自動轉(zhuǎn)化為較低層次描述的過程行為綜合：從算法表示、行為描述轉(zhuǎn)換到寄存器傳輸級（RTL）邏輯綜合：RTL級描述轉(zhuǎn)換到邏輯門級（包括觸發(fā)器）版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到PLD器件的配置網(wǎng)表表示綜合器是能自動實(shí)現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或HDL語言描述的電路功能轉(zhuǎn)化為具體電路網(wǎng)表的工具適 配 適配器也稱為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最終的可下載文件 對CPLD器件而言，產(chǎn)生熔絲圖文件，即JE

3、DEC文件；對FPGA器件則產(chǎn)生Bitstream位流數(shù)據(jù)文件p8仿真（Simulation） 功能仿真（Function Simulation）時(shí)序仿真（Timing Simulation）仿真是對所設(shè)計(jì)電路的功能的驗(yàn)證p9編程（Program） 把適配后生成的編程文件裝入到PLD器件中的過程，或稱為下載。通常將對基于EEPROM工藝的非易失結(jié)構(gòu)PLD器件的下載稱為編程（Program），將基于SRAM工藝結(jié)構(gòu)的PLD器件的下載稱為配置（Configure）。習(xí) 題 1.1 現(xiàn)代EDA技術(shù)的特點(diǎn)有哪些？1.2 什么是Top-down設(shè)計(jì)方式？1.3 數(shù)字系統(tǒng)的實(shí)現(xiàn)方式有哪些？各有什么優(yōu)缺點(diǎn)？

4、1.4 什么是IP復(fù)用技術(shù)？IP核對EDA技術(shù)的應(yīng)用和發(fā)展有什么意義？1.5 用硬件描述語言設(shè)計(jì)數(shù)字電路有什么優(yōu)勢？1.6 基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟？1.7 什么是綜合？常用的綜合工具有哪些？1.8 功能仿真與時(shí)序仿真有什么區(qū)別？第2章 FPGA/CPLD器件2.1 PLD的分類PLD的發(fā)展歷程 PLD的集成度分類一般將GAL22V10（500門750門 ）作為簡單PLD和高密度PLD的分水嶺PLD器件按照可以編程的次數(shù)可以分為兩類：(1) 一次性編程器件（OTP，One Time Programmable）(2) 可多次編程器件OTP類器件的特點(diǎn)是：只允許對器件編

5、程一次，不能修改，而可多次編程器件則允許對器件多次編程，適合于在科研開發(fā)中使用。按編程特點(diǎn)分類p15(1)熔絲（Fuse）(2)反熔絲（Antifuse）編程元件(3)紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，(EEPROM、快閃存儲器（Flash Memory），如多數(shù)CPLD(5)靜態(tài)存儲器（SRAM）結(jié)構(gòu)，如多數(shù)FPGA 按編程元件和編程工藝分類PLD器件的原理結(jié)構(gòu)圖 2.2 PLD的基本原理與結(jié)構(gòu)PLD電路符號表示 與門、或門的表示 PLD連接表示法 PLD的輸入緩沖電路簡單陣列的表示 p20PROM PROM表達(dá)的PLD陣列圖 p21PROM 用PROM完成半加

6、器邏輯陣列 p222.5 FPGA的原理與結(jié)構(gòu) 查找表結(jié)構(gòu) 4輸入LUT及部結(jié)構(gòu)圖 p23習(xí) 題 2.1 PLA和PAL在結(jié)構(gòu)上有什么區(qū)別？2.2 說明GAL的OLMC有什么特點(diǎn)，它怎樣實(shí)現(xiàn)可編程組合電路和時(shí)序電路？2.3 簡述基于乘積項(xiàng)的可編程邏輯器件的結(jié)構(gòu)特點(diǎn)？2.4 基于查找表的可編程邏輯結(jié)構(gòu)的原理是什么？2.5 基于乘積項(xiàng)和基于查找表的結(jié)構(gòu)各有什么優(yōu)缺點(diǎn)？2.6 CPLD和FPGA在結(jié)構(gòu)上有什么明顯的區(qū)別，各有什么特點(diǎn)？2.7 FPGA器件中的存儲器塊有何作用？p24第3章 Quartus II集成開發(fā)工具基于Quartus II進(jìn)行EDA設(shè)計(jì)開發(fā)的流程 p26設(shè)計(jì)一個(gè)半加器p27設(shè)計(jì)

7、一個(gè)全加器連接好的全加器原理圖f_adder.bdf 習(xí) 題 3-1 基于Quartus II軟件，用D觸發(fā)器設(shè)計(jì)一個(gè)2分頻電路，并做波形仿真，在此基礎(chǔ)上，設(shè)計(jì)一個(gè)4分頻和8分頻電路，做波形仿真。 。3-2 基于Quartus II軟件，用7490設(shè)計(jì)一個(gè)能計(jì)時(shí)（12小時(shí)）、計(jì)分（60分）和計(jì)秒（60秒）的簡單數(shù)字鐘電路。設(shè)計(jì)過程如下：（1）先用Quartus II的原理圖輸入方式，用7490連接成包含進(jìn)位輸出的模60的計(jì)數(shù)器，并進(jìn)行仿真，如果功能正確，則將其生成一個(gè)部件；（2）將7490連接成模12的計(jì)數(shù)器，進(jìn)行仿真，如果功能正確，也將其生成一個(gè)部件；（3）將以上兩個(gè)部件連接成為簡單的數(shù)字鐘

8、電路，能計(jì)時(shí)、計(jì)分和計(jì)秒，計(jì)滿12小時(shí)后系統(tǒng)清0重新開始計(jì)時(shí)。（4）在實(shí)現(xiàn)上述功能的基礎(chǔ)上可以進(jìn)一步增加其它功能，比如校時(shí)功能，能隨意調(diào)整小時(shí)、分鐘信號，增加整點(diǎn)報(bào)時(shí)功能等。 第4章 基于宏功能模塊的設(shè)計(jì)8位有符號乘法器電路功能仿真波形p31模24方向可控計(jì)數(shù)器電路lpm_counter計(jì)數(shù)器功能仿真波形鎖相環(huán)電路功能仿真波形習(xí) 題 4.1 采用Quartus II軟件的宏功能模塊lpm_counter設(shè)計(jì)一個(gè)模為60的加法計(jì)數(shù)器，進(jìn)行編譯和仿真，查看仿真結(jié)果。4.2 采用Quartus II軟件的宏功能模塊lpm_rom，用查表的方式設(shè)計(jì)一個(gè)實(shí)現(xiàn)兩個(gè)8位無符號數(shù)加法的電路，并進(jìn)行編譯和仿真。

9、4.3 先利用LPM_ROM設(shè)計(jì)4位×4位和8位×8位乘法器各一個(gè)，然后用Verilog語言分別設(shè)計(jì)4位×4位和8位×8位乘法器，比較兩類乘法器的運(yùn)行速度和資源耗用情況。 4.4 用數(shù)字鎖相環(huán)實(shí)現(xiàn)分頻，假定輸入時(shí)鐘頻率為10MHz，想要得到6MHz的時(shí)鐘信號，試用altpll宏功能模塊實(shí)現(xiàn)該電路。第5章 Verilog HDL設(shè)計(jì)初步5.2 Verilog設(shè)計(jì)舉例【例1】4位全加器module adder4(cout,sum,ina,inb,cin);output3:0 sum;output cout;input3:0 ina,inb;input cin

10、;assign cout,sum=ina+inb+cin;endmodulep36Verilog程序的特點(diǎn)（1）Verilog程序是由模塊構(gòu)成的。每個(gè)模塊的容都嵌在module和endmodule兩個(gè)關(guān)鍵字之間；每個(gè)模塊實(shí)現(xiàn)特定的功能；模塊是可以進(jìn)行層次嵌套的。（2）每個(gè)模塊首先要進(jìn)行端口定義，并說明輸入和輸出口(input、output或inout)，然后對模塊功能進(jìn)行描述。（3）Verilog程序書寫格式自由，一行可以寫幾個(gè)語句，一個(gè)語句也可以分多行寫。（4）除了endmodule等少數(shù)語句外，每個(gè)語句的最后必須有分號。（5）可以用 /*/ 和 / 對Verilog程序作注釋。好的源程序都

11、應(yīng)當(dāng)加上必要的注釋，以增強(qiáng)程序的可讀性和可維護(hù)性。p37Verilog 模塊的模板 module <頂層模塊名> (<輸入輸出端口列表>);output 輸出端口列表; /輸出端口聲明input 輸入端口列表; /輸入端口聲明/*定義數(shù)據(jù)，信號的類型，函數(shù)聲明*/reg 信號名；/邏輯功能定義assign <結(jié)果信號名>=<表達(dá)式>； /使用assign語句定義邏輯功能/用always塊描述邏輯功能always (<敏感信號表達(dá)式>) begin /過程賦值 /if-else，case語句 /while，repeat，for循環(huán)語句

12、/task，function調(diào)用 end /調(diào)用其他模塊 <調(diào)用模塊名module_name > <例化模塊名> (<端口列表port_list >);/門元件例化 門元件關(guān)鍵字 <例化門元件名> (<端口列表port_list>);endmodulep38習(xí) 題 5.1 用Verilog設(shè)計(jì)一個(gè)8位加法器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果。5.2 用Verilog設(shè)計(jì)一個(gè)8位計(jì)數(shù)器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果。第6章 Verilog HDL語法與要素標(biāo)識符（Identifiers） 標(biāo)識符（Identifier

13、s）Verilog中的標(biāo)識符可以是任意一組字母、數(shù)字以及符號“$”和“_”（下劃線）的組合，但標(biāo)識符的第一個(gè)字符必須是字母或者下劃線。另外，標(biāo)識符是區(qū)分大小寫的。Examples:countCOUNT /COUNT與count是不同的_A1_d2 /以下劃線開頭R56_68FIVEp41 整數(shù) 實(shí)數(shù) 字符串6.2 常量 程序運(yùn)行中，值不能被改變的量稱為常量（constants），Verilog中的常量主要有如下3種類型： p42整數(shù)按如下方式書寫：+/-<size> '<base><value> 即 +/-<位寬>'<進(jìn)制&

14、gt;<數(shù)字>size 為對應(yīng)二進(jìn)制數(shù)的寬度；base為進(jìn)制；value是基于進(jìn)制的數(shù)字序列。進(jìn)制有如下4種表示形式： 二進(jìn)制（b或B） 十進(jìn)制（d或D或缺?。?十六進(jìn)制（h或H） 八進(jìn)制（o或O）整數(shù)（integer）p43Examples:8'b11000101 /位寬為八位的二進(jìn)制數(shù)110001018'hd5 /位寬為八位的十六進(jìn)制數(shù)d5；5'O27 /5位八進(jìn)制數(shù)4'D2 /4位十進(jìn)制數(shù)24'B1x_01 /4位二進(jìn)制數(shù)1x015'Hx /5位x（擴(kuò)展的x），即xxxxx4'hZ /4位z，即zzzz8'h2A

15、 /*在位寬和'之間，以及進(jìn)制和數(shù)值之間允許出現(xiàn)空格，但'和進(jìn)制之間，數(shù)值間是不允許出現(xiàn)空格的，比如8'h2A、8'h2A等形式都是不合法的寫法 */整數(shù)（integer）p44實(shí)數(shù)（Real）有下面兩種表示法。 十進(jìn)制表示法。例如：2.00.1 /以上2例是合法的實(shí)數(shù)表示形式2. /非法：小數(shù)點(diǎn)兩側(cè)都必須有數(shù)字 科學(xué)計(jì)數(shù)法。例如：43_5.1e2 /其值為43510.09.6E2 /960.0 (e與E相同)5E-4 /0.0005實(shí)數(shù)（Real）p456.3 數(shù)據(jù)類型 Verilog有下面四種基本的邏輯狀態(tài)。 0：低電平、邏輯0或邏輯非 1：高電平、邏輯1或

16、“真” x或X：不確定或未知的邏輯狀態(tài) z或Z：高阻態(tài)Verilog中的所有數(shù)據(jù)類型都在上述4類邏輯狀態(tài)中取值，其中x和z都不區(qū)分大小寫，也就是說，值0x1z與值0X1Z是等同的。數(shù)據(jù)類型（Data Type）是用來表示數(shù)字電路中的物理連線、數(shù)據(jù)存儲和傳輸單元等物理量的。 p46net型Net型數(shù)據(jù)相當(dāng)于硬件電路中的各種物理連接，其特點(diǎn)是輸出的值緊跟輸入值的變化而變化。對連線型有兩種驅(qū)動方式，一種方式是在結(jié)構(gòu)描述中將其連接到一個(gè)門元件或模塊的輸出端；另一種方式是用持續(xù)賦值語句assign對其進(jìn)行賦值。wire是最常用的Net型變量。wire型變量的定義格式如下：wire 數(shù)據(jù)名1，數(shù)據(jù)名2，數(shù)

17、據(jù)名n；例如： wire a,b； /定義了兩個(gè)wire型變量a和bExamples:wire7:0 databus； /databus的寬度是8位wire19:0 addrbus； /addrbus的寬度是20位p47Variable型variable型變量必須放在過程語句（如initial、always）中，通過過程賦值語句賦值；在always、initial等過程塊被賦值的信號也必須定義成variable型。注意：variable型變量并不意味著一定對應(yīng)著硬件上的一個(gè)觸發(fā)器或寄存器等存儲元件，在綜合器進(jìn)行綜合時(shí)，variable型變量會根據(jù)具體情況來確定是映射成連線還是映射為觸發(fā)器或寄存

18、器。 reg型變量是最常用的一種variable型變量。定義格式如下： reg 數(shù)據(jù)名1，數(shù)據(jù)名2，數(shù)據(jù)名n； 例如：reg a,b； /定義了兩個(gè)reg型變量a，bExamples:reg7:0 qout; /定義qout為8位寬的reg型向量reg8:1 qout; p486.4 參數(shù)(parameter)在Verilog語言中，用參數(shù)parameter來定義符號常量，即用parameter來定義一個(gè)標(biāo)志符代表一個(gè)常量。參數(shù)常用來定義時(shí)延和變量的寬度。其定義格式如下：parameter 參數(shù)名1=表達(dá)式1，參數(shù)名2=表達(dá)式2，參數(shù)名3=表達(dá)式3， ；例如：parameter sel=8,c

19、ode=8'ha3；/分別定義參數(shù)sel代表常數(shù)8（10進(jìn)制），參數(shù)code代表常量a3（16進(jìn)制）p496.5 向量 1標(biāo)量與向量寬度為1位的變量稱為標(biāo)量，如果在變量聲明中沒有指定位寬，則默認(rèn)為標(biāo)量（1位）。舉例如下： wire a; /a為標(biāo)量 reg clk; /clk為標(biāo)量reg型變量線寬大于1位的變量（包括net型和variable型）稱為向量（vector）。向量的寬度用下面的形式定義： msb : lsb比如： wire3:0 bus; /4位的總線p506.6 運(yùn)算符（Operators） 1算術(shù)運(yùn)算符（Arithmetic operators）常用的算術(shù)運(yùn)算符包括：+

20、加-減*乘/除%求模p512邏輯運(yùn)算符（Logical operators）&&邏輯與|邏輯或!邏輯非p523位運(yùn)算符（Bitwise operators）位運(yùn)算，即將兩個(gè)操作數(shù)按對應(yīng)位分別進(jìn)行邏輯運(yùn)算。按位取反&按位與|按位或按位異或,按位同或（符號與是等價(jià)的）p534關(guān)系運(yùn)算符（Relational operators）<小于<=小于或等于>大于>=大于或等于p545等式運(yùn)算符（Equality Operators）=等于!=不等于=全等!=不全等6縮位運(yùn)算符（Reduction operators）&與&與非|或|或非異或,

21、同或7移位運(yùn)算符（shift operators）>>右移<<左移p578條件運(yùn)算符（conditional operators）?:三目運(yùn)算符，其定義方式如下：signal=condition?true_expression:false_expression;即：信號=條件?表達(dá)式1:表達(dá)式2;當(dāng)條件成立時(shí)，信號取表達(dá)式1的值，反之取表達(dá)式2的值。p589位拼接運(yùn)算符（concatenation operators） 該運(yùn)算符將兩個(gè)或多個(gè)信號的某些位拼接起來。使用如下：信號1的某幾位，信號2的某幾位，信號n的某幾位p59習(xí) 題 6.1 下列標(biāo)識符哪些是合法的，哪些是錯(cuò)

22、誤的？Cout, 8sum, a*b, _data, wait, initial, $latch6.2 下列數(shù)字的表示是否正確？6'd18, 'Bx0, 5'b0x110, 'da30, 10'd2, 'hzF6.3 定義如下的變量和常量：（1）定義一個(gè)名為count的整數(shù)；（2）定義一個(gè)名為ABUS的8位wire總線；（3）定義一個(gè)名為address的16位reg型變量，并將該變量的值賦為十進(jìn)制數(shù)128；（4）定義參數(shù)Delay_time, 參數(shù)值為8；（5）定義一個(gè)名為DELAY的時(shí)間變量；（6）定義一個(gè)32位的寄存器MYREG；（7）定義一

23、個(gè)容量為128，字長為32位的存儲器MYMEM；第7章 Verilog行為語句p61Verilog HDL行為語句類別語句可綜合性過程語句initial always塊語句串行塊begin-end并行塊fork-join 賦值語句持續(xù)賦值assign過程賦值=、<=條件語句if-elsecase 循環(huán)語句forrepeat while forever  編譯向?qū)дZ句defineincludeifdef, else, endifp627.1 過程語句 initial always在一個(gè)模塊（module）中，使用init

24、ial和always語句的次數(shù)是不受限制的。initial語句常用于仿真中的初始化，initial過程塊中的語句僅執(zhí)行一次；always塊的語句則是不斷重復(fù)執(zhí)行的。p63always過程語句使用模板always (<敏感信號表達(dá)式event-expression>)begin/過程賦值/if-else，case，casex，casez選擇語句/while，repeat，for循環(huán)/task，function調(diào)用end“always”過程語句通常是帶有觸發(fā)條件的，觸發(fā)條件寫在敏感信號表達(dá)式中，只有當(dāng)觸發(fā)條件滿足時(shí)，其后的“begin-end”塊語句才能被執(zhí)行。p647.2 塊語句塊語

25、句是由塊標(biāo)志符begin-end或fork-join界定的一組語句，當(dāng)塊語句只包含一條語句時(shí)，塊標(biāo)志符可以缺省。begin-end串行塊中的語句按串行方式順序執(zhí)行。比如：beginregb=rega;regc=regb;end由于begin-end塊的語句順序執(zhí)行，在最后，將regb、regc 的值都更新為rega的值，該begin-end塊執(zhí)行完后，regb、regc 的值是相同的。p657.3 賦值語句持續(xù)賦值語句（Continuous Assignments）assign為持續(xù)賦值語句，主要用于對wire型變量的賦值。比如：assign c=a&b;在上面的賦值中，a、b、c三個(gè)

26、變量皆為wire型變量，a和b信號的任何變化，都將隨時(shí)反映到c上來。p667.4 條件語句（ if-else語句）if-else語句使用方法有以下3種：（1）if（表達(dá)式） 語句1；（2）if（表達(dá)式） 語句1； else 語句2；（3）if（表達(dá)式1） 語句1； else if（表達(dá)式2） 語句2； else if（表達(dá)式3） 語句3； else if（表達(dá)式n） 語句n； else 語句n+1;p67case語句的使用格式如下。 case （敏感表達(dá)式） 值1： 語句1；/case分支項(xiàng) 值2： 語句2； 值n： 語句n; default：語句n+1； endcasecase語句p687.

27、5 循環(huán)語句repeat loopinitial begin for(i=0;i<4;i=i+1) out = out +1; endinitial begin repeat(5) out = out +1; endinitial begin i=0; while(i<0) i=i+1; endfor loopwhile loop在Verilog中存在四種類型的循環(huán)語句，用來控制語句的執(zhí)行次數(shù)。這四種語句分別為:（1）forever：連續(xù)地執(zhí)行語句；多用在“initial”塊中，以生成時(shí)鐘等周期性波形。（2）repeat：連續(xù)執(zhí)行一條語句n次。（3）while：執(zhí)行一條語句直到某個(gè)

28、條件不滿足。（4）for：有條件的循環(huán)語句。p69for語句for語句的使用格式如下（同C語言）：for（表達(dá)式1；表達(dá)式2；表達(dá)式3）語句；即：for（循環(huán)變量賦初值；循環(huán)結(jié)束條件；循環(huán)變量增值）執(zhí)行語句；p707.6 編譯指示語句 Verilog允許在程序中使用特殊的編譯向?qū)В–ompiler Directives）語句，在編譯時(shí)，通常先對這些向?qū)дZ句進(jìn)行“預(yù)處理”，然后再將預(yù)處理的結(jié)果和源程序一起進(jìn)行編譯。 向?qū)дZ句以符號“”開頭，以區(qū)別于其它語句。Verilog提供了十幾條編譯向?qū)дZ句，如：define、ifdef、else、endif、restall等。比較常用的有define，in

29、clude和ifdef、else、endif等。 p71宏替換define define語句用于將一個(gè)簡單的名字或標(biāo)志符（或稱為宏名）來代替一個(gè)復(fù)雜的名字或字符串，其使用格式為： define 宏名（標(biāo)志符） 字符串 如：define sum ina+inb+inc+ind 在上面的語句中，用簡單的宏名sum來代替了一個(gè)復(fù)雜的表達(dá)式ina+inb+inc+ind，采用了這樣的定義形式后，在后面的程序中，就可以直接用sum來代表表達(dá)式ina+inb+inc+ind了。p72文件包含include include是文件包含語句，它可將一個(gè)文件全部包含到另一個(gè)文件中。其格式為：include “文件

30、名” 使用include語句時(shí)應(yīng)注意以下幾點(diǎn)：（1）一個(gè)include語句只能指定一個(gè)被包含的文件。（2）include語句可以出現(xiàn)在源程序的任何地方。被包含的文件若與包含文件不在同一個(gè)子目錄下，必須指明其路徑名。（3）文件包含允許多重包含，比如文件1包含文件2，文件2又包含文件3等。 p737.7 任務(wù)與函數(shù) 任務(wù)（task）任務(wù)定義格式： task <任務(wù)名>； /注意無端口列表 端口及數(shù)據(jù)類型聲明語句； 其它語句； endtask任務(wù)調(diào)用的格式為： <任務(wù)名>（端口1，端口2，）;需要注意的是：任務(wù)調(diào)用時(shí)和定義時(shí)的端口變量應(yīng)是一一對應(yīng)的。p74函數(shù)的目的是返回一個(gè)

31、值，以用于表達(dá)式計(jì)算函數(shù)的定義格式： function <返回值位寬或類型說明> 函數(shù)名； 端口聲明； 局部變量定義； 其它語句；endfunction<返回值位寬或類型說明>是一個(gè)可選項(xiàng)，如果缺省，則返回值為1位寄存器類型的數(shù)據(jù)。函數(shù)（function）p75任務(wù)與函數(shù)的比較 p76思考與練習(xí) 7.1 試編寫求補(bǔ)碼的Verilog程序，輸入是帶符號的8位二進(jìn)制數(shù)。 7.2 試編寫兩個(gè)四位二進(jìn)制數(shù)相減的Verilog程序。7.3 有一個(gè)比較電路，當(dāng)輸入的一位8421BCD碼大于4時(shí)，輸出為1，否則為0。試編寫出Verilog程序。7.4 試編寫一個(gè)實(shí)現(xiàn)3輸入與非門的Ve

32、rilog源程序。p77思考與練習(xí) 7.5 用Verilog語言設(shè)計(jì)一個(gè)類似74138的譯碼器電路，用Synplify軟件對設(shè)計(jì)文件進(jìn)行綜合，觀察RTL級綜合視圖和門級綜合視圖。7.6 用Verilog語言設(shè)計(jì)一個(gè)功能類似74161的電路，用Synplify軟件對設(shè)計(jì)文件進(jìn)行綜合，觀察RTL級綜合視圖和門級綜合視圖。7.7 用Verilog設(shè)計(jì)一個(gè)8位加法器，用Quartus II軟件進(jìn)行綜合和仿真。7.8 用Verilog設(shè)計(jì)一個(gè)8位計(jì)數(shù)器，用Quartus II軟件進(jìn)行綜合和仿真。第8章 數(shù)字設(shè)計(jì)的層次與風(fēng)格p79Verilog設(shè)計(jì)的描述風(fēng)格 結(jié)構(gòu)（Structural）描述 行為（Beh

33、avioural）描述 數(shù)據(jù)流（Data Flow）描述p80在Verilog程序中可通過如下方式描述電路的結(jié)構(gòu) 調(diào)用Verilog置門元件（門級結(jié)構(gòu)描述） 調(diào)用開關(guān)級元件（晶體管級結(jié)構(gòu)描述） 用戶自定義元件UDP（也在門級）8.2 結(jié)構(gòu)（Structural）描述 p81門級結(jié)構(gòu)描述的2選1MUXmodule MUX1(out, a, b, sel);output out;input a, b, sel;not (sel_, sel);and (a1, a, sel_),(a2, b, sel);or (out, a1, a2);endmodulep828.3 行為描述 就是對設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式。行為描述類似于高級編程語言，當(dāng)描述一個(gè)設(shè)計(jì)實(shí)體的行