西南交大數(shù)字電子技術(shù)第7章

1、西南交通大學(xué)微電子研究所西南交通大學(xué)微電子研究所I Institute ofnstitute of M Microelectronics icroelectronics SWJTUSWJTU第7章 數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字電子技術(shù)基礎(chǔ)7.1 典型數(shù)字系統(tǒng)的構(gòu)成 隨著影像技術(shù)、處理器技術(shù)、多媒體技術(shù)等技術(shù)的迅速發(fā)展，以這些技術(shù)為基礎(chǔ)的數(shù)字系統(tǒng)得到了最為廣泛的應(yīng)用，其中影響力最大、結(jié)構(gòu)最為典型的數(shù)字系統(tǒng)當(dāng)屬Intel、AMD、ARM等公司研發(fā)的處理器。我們以一款經(jīng)典的馮諾依曼結(jié)構(gòu)處理器來了解數(shù)字系統(tǒng)的構(gòu)成。圖7.1.1 馮諾依曼結(jié)構(gòu)處理器7.1 典型數(shù)字系統(tǒng)的構(gòu)成p 輸入設(shè)備完成對輸入信號的采集和接收，常

2、見的輸入設(shè)備有鍵盤、觸控裝置、數(shù)據(jù)接收器裝置等。p 輸出設(shè)備完成對計(jì)算結(jié)果的采集和發(fā)送，常見的輸出設(shè)備有顯示器、數(shù)據(jù)發(fā)射器裝置等。馮諾依曼結(jié)構(gòu)處理器的核心主要包括控制器、運(yùn)算器和存儲器三個(gè)部分。p 控制器主要完成對計(jì)算機(jī)指令的讀取、解釋等，同時(shí)完成各種計(jì)算任務(wù)的調(diào)用；主要構(gòu)成為時(shí)序電路；p 運(yùn)算器主要完成輸入數(shù)據(jù)的算術(shù)運(yùn)算等；主要構(gòu)成為組合邏輯電路；p 存儲器則用于存儲計(jì)算機(jī)需要處理的數(shù)據(jù)，以及用戶輸入的指令等；主要構(gòu)成為ROM和RAM。7.2 數(shù)字系統(tǒng)重要組成部件：數(shù)據(jù)轉(zhuǎn)換器 數(shù)據(jù)轉(zhuǎn)換器承擔(dān)了數(shù)字信號世界與模擬信號世界溝通的橋梁作用，被廣泛地應(yīng)用于信號采集和處理系統(tǒng)中。一方面，數(shù)據(jù)轉(zhuǎn)換器采集

3、聲、光、熱、機(jī)械參數(shù)等模擬信號，將其轉(zhuǎn)化為數(shù)字信號，使得原模擬信號所對應(yīng)的數(shù)據(jù)能夠被大量存儲與數(shù)字系統(tǒng)中，并被數(shù)字系統(tǒng)的核心控制中樞處理器所快速處理。 另一方面，數(shù)據(jù)轉(zhuǎn)化器能夠?qū)⑻幚砥鞯倪\(yùn)算結(jié)果實(shí)時(shí)轉(zhuǎn)化為模擬信號，從而對聲、光、熱、機(jī)械等模擬裝置進(jìn)行控制。7.2 數(shù)字系統(tǒng)重要組成部件：數(shù)據(jù)轉(zhuǎn)換器根據(jù)數(shù)據(jù)轉(zhuǎn)換器的作用，數(shù)據(jù)轉(zhuǎn)換器一般分為兩種模數(shù)轉(zhuǎn)換器：用于將模擬信號轉(zhuǎn)換為數(shù)字信號，通常稱為A/D轉(zhuǎn)換器或者ADC（Analog Digital Converter）；數(shù)模轉(zhuǎn)換器：用于將數(shù)字信號轉(zhuǎn)換為模擬信號，通常稱為D/A轉(zhuǎn)換器或者DAC（Digital Analog Converter）。7.2.

4、1 數(shù)模轉(zhuǎn)換器DACDAC的功能是將數(shù)字量D轉(zhuǎn)換為模擬量A，其功能可用公式(7-1)抽象和表示：1 DAC基本原理KDA公式(7-1)若能找到D與A之間的映射關(guān)系K，則即可完成信號之間的轉(zhuǎn)換。對于數(shù)字量D，假設(shè)其位寬為n，則其十進(jìn)制數(shù)值可表示：7.2.1 數(shù)模轉(zhuǎn)換器DAC1 DAC基本原理二進(jìn)制中每一位數(shù)值均可表示為開關(guān)值，那么該公式可用以下電路來進(jìn)行計(jì)算：圖7.2.1 DAC原理示意圖開關(guān)Si通過“通”和“斷”來表示二進(jìn)制數(shù)di，Si閉合，di=1；Si斷開，di=0。7.2.1 數(shù)模轉(zhuǎn)換器DAC1 DAC基本原理根據(jù)線性運(yùn)放“虛短”和“虛斷”的特點(diǎn)，可知：7.2.1 數(shù)模轉(zhuǎn)換器DAC1 D

5、AC基本原理將電路中的電流值代入中即可得到：對比兩個(gè)公式即可知DAC的工作思想7.2.1 數(shù)模轉(zhuǎn)換器DAC1 DAC基本原理DAC內(nèi)部結(jié)構(gòu)通常如圖所示，由接口電路、模擬開關(guān)、基準(zhǔn)電壓源、轉(zhuǎn)換網(wǎng)絡(luò)、求和電路構(gòu)成。其中，接口電路通常使用寄存器組實(shí)現(xiàn)，用來對數(shù)字信號進(jìn)行收集和存儲。轉(zhuǎn)換網(wǎng)絡(luò)是DAC的核心結(jié)構(gòu)，它的設(shè)計(jì)結(jié)構(gòu)和精度直接影響到了整個(gè)DAC的性能。通常有電阻分壓型、R-2R梯形型、權(quán)電流型等結(jié)構(gòu)。7.2.1 數(shù)模轉(zhuǎn)換器DAC2 電阻分壓器型DAC架構(gòu)電阻分壓器型DAC的轉(zhuǎn)換網(wǎng)絡(luò)較為簡潔明了，其設(shè)計(jì)結(jié)構(gòu)為在基準(zhǔn)電壓間串接多個(gè)阻值相等的電阻，利用二進(jìn)制值的開關(guān)作用選取這一連串電阻中不同的分壓點(diǎn)，

6、從而將分壓電的模擬電壓輸出，最終實(shí)現(xiàn)將數(shù)字信號轉(zhuǎn)換為模擬信號的功能。圖7.2.3 2位電阻分壓器型DAC轉(zhuǎn)換網(wǎng)絡(luò)7.2.1 數(shù)模轉(zhuǎn)換器DAC2 電阻分壓器型DAC架構(gòu)圖為2位電阻分壓器型DAC轉(zhuǎn)換網(wǎng)絡(luò)的設(shè)計(jì)示意圖。該DAC轉(zhuǎn)換值最小步長為Vref/4。若實(shí)現(xiàn)n位的轉(zhuǎn)換網(wǎng)絡(luò)，其分壓電阻則有2n個(gè)，并且需2n個(gè)模擬開關(guān)。7.2.1 數(shù)模轉(zhuǎn)換器DAC2 電阻分壓器型DAC架構(gòu)隨著位數(shù)的增加，所需的元器件會呈指數(shù)遞增，DAC面積也會急劇增大，這是該種轉(zhuǎn)換網(wǎng)絡(luò)架構(gòu)的最大缺點(diǎn)。但是，該類型轉(zhuǎn)換網(wǎng)絡(luò)在設(shè)計(jì)中僅需一種電阻值，因此，有制造、工藝等因素引起的偏差較小。同時(shí)，由于設(shè)計(jì)結(jié)構(gòu)的特點(diǎn)，該類型轉(zhuǎn)換網(wǎng)絡(luò)的轉(zhuǎn)換

7、速度比較快。7.2.1 數(shù)模轉(zhuǎn)換器DAC3 R-2R梯形型DAC架構(gòu)電阻網(wǎng)絡(luò)中只有R和2R兩種電阻。輸入數(shù)據(jù)D控制模擬開關(guān)的選擇，若Di=1，則開關(guān)接通Vref；若Di=0，則開關(guān)接地。圖7.2.4 R-2R梯形型DAC架構(gòu)梯形轉(zhuǎn)換網(wǎng)絡(luò)中，以Ni為視角中心，沿電流方向向右看，形成Ni兩路并聯(lián)的電阻均為2R。那么，運(yùn)放虛地點(diǎn)左邊的電阻值總和即為3R。7.2.1 數(shù)模轉(zhuǎn)換器DAC3 R-2R梯形型DAC架構(gòu)假定輸入數(shù)據(jù)D=4b0001，根據(jù)電阻網(wǎng)絡(luò)的特點(diǎn)可知，電流每流經(jīng)一個(gè)N節(jié)點(diǎn)就會進(jìn)行二分之一的分流，最終在虛地點(diǎn)電流值Io=Iin/24。此時(shí)，輸出電壓為：7.2.1 數(shù)模轉(zhuǎn)換器DAC3 R-2R

8、梯形型DAC架構(gòu)當(dāng)輸入數(shù)據(jù)只有第i個(gè)比特位為1時(shí)，輸出電壓為：綜上所示，對于一個(gè)位寬為n比特位的任意值輸入數(shù)據(jù)D，其輸出模擬電壓為：7.2.1 數(shù)模轉(zhuǎn)換器DAC3 R-2R梯形型DAC架構(gòu)雖然R-2R梯形型降低了元器件的使用數(shù)量，但是也存在很多不足之處。缺點(diǎn):p 各級信號傳輸網(wǎng)絡(luò)延時(shí)不同，級數(shù)越大，延時(shí)越大，最終影響DAC的轉(zhuǎn)換速度。p 該缺陷導(dǎo)致各級模擬開關(guān)的信號不能同時(shí)到達(dá)輸出端口，當(dāng)輸入數(shù)值多位同時(shí)發(fā)生變化時(shí)，輸出端信號易出現(xiàn)瞬時(shí)毛刺。7.2.1 數(shù)模轉(zhuǎn)換器DAC4 R-2R倒梯形型DAC架構(gòu)倒梯形結(jié)構(gòu)的提出正是為了解決梯形結(jié)構(gòu)的缺陷。與梯形結(jié)構(gòu)不同的是，倒梯形結(jié)構(gòu)將開關(guān)的選擇兩端置于地

9、端和運(yùn)放虛地端。圖7.2.5 4位R-2R倒梯形型DAC架構(gòu)7.2.1 數(shù)模轉(zhuǎn)換器DAC4 R-2R倒梯形型DAC架構(gòu)倒梯形網(wǎng)絡(luò)中，從任意一節(jié)點(diǎn)Ni向左看，其等效電阻值均為R，因此，由基準(zhǔn)電壓源輸入的總電流值為I=Vref/R，并且電流每流經(jīng)一個(gè)節(jié)點(diǎn)，就分流為當(dāng)前值的二分之一。假設(shè)輸入數(shù)據(jù)D=4b0001，根據(jù)電阻網(wǎng)絡(luò)的特點(diǎn)，可知，電流每流經(jīng)一個(gè)N節(jié)點(diǎn)就會進(jìn)行二分之一的分流，最終在虛地點(diǎn)電流值Io=Iin/24。7.2.1 數(shù)模轉(zhuǎn)換器DAC4 R-2R倒梯形型DAC架構(gòu)若輸入數(shù)據(jù)為任意一位寬為n比特位的二進(jìn)制數(shù)D，則流向運(yùn)放的總電流Io為：故DAC輸出模擬電壓值為：7.2.1 數(shù)模轉(zhuǎn)換器DAC

10、4 R-2R倒梯形型DAC架構(gòu)相比梯形轉(zhuǎn)換網(wǎng)絡(luò)，倒梯形的優(yōu)點(diǎn)在于：無論輸入信號如何變化，只切換電流方向，不改變整個(gè)轉(zhuǎn)換網(wǎng)絡(luò)中各支路的電流值。這使得各支路電路幾乎能夠同時(shí)到達(dá)電路輸出端，有利于提高DAC的轉(zhuǎn)換速度，并有效地消除毛刺。因此，倒梯形轉(zhuǎn)換網(wǎng)絡(luò)被廣泛地應(yīng)用于DAC的設(shè)計(jì)中。7.2.1 數(shù)模轉(zhuǎn)換器DAC4 R-2R倒梯形型DAC架構(gòu)倒梯形的缺點(diǎn)：模擬開關(guān)的存在使得電路中存在導(dǎo)通壓降，這會造成電路中的電流和理想值有一定差別。 同時(shí)轉(zhuǎn)換網(wǎng)絡(luò)中的電阻值必須精確匹配，這對工藝等制造條件要求較高，一般難以達(dá)到。7.2.1 數(shù)模轉(zhuǎn)換器DAC5 權(quán)電流型DAC架構(gòu)為了彌補(bǔ)倒梯形結(jié)構(gòu)的缺陷，可用精確穩(wěn)定的

11、恒流源代替倒梯形結(jié)構(gòu)中的電阻網(wǎng)絡(luò)，從而提高DAC的精度。該電路的計(jì)算方法同倒梯形網(wǎng)絡(luò)，故不再贅述。圖7.2.6 權(quán)電流型DAC原理示意圖7.2.1 數(shù)模轉(zhuǎn)換器DAC5 權(quán)電流型DAC架構(gòu)權(quán)電流型DAC的優(yōu)點(diǎn)是：速度快； 各支路權(quán)電流的大小均不受開關(guān)導(dǎo)通電阻和壓降的影響，降低了對開關(guān)電路的要求，提高了轉(zhuǎn)換精度常用的單片集成權(quán)電流DAC有AD1408、DAC0806、DAC0808等。7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理ADC用于將一個(gè)連續(xù)的模擬信號轉(zhuǎn)換為一系列離散的數(shù)字信號，故轉(zhuǎn)換一般要經(jīng)過采樣、保持、量化及編碼4個(gè)過程。在實(shí)際ADC設(shè)計(jì)中，部分過程可同時(shí)進(jìn)行和實(shí)現(xiàn)，如采樣和保持，

12、量化和編碼。此外，數(shù)字信號往往本身不具有實(shí)際意義，僅僅表示一個(gè)相對大小。故任何一個(gè)模數(shù)轉(zhuǎn)換器都需要一個(gè)參考模擬量作為轉(zhuǎn)換的標(biāo)準(zhǔn)。比較常見的參考標(biāo)準(zhǔn)為最大的可轉(zhuǎn)換信號大小。而輸出的數(shù)字量則表示輸入信號相對于參考信號的大小。7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理（1）采樣與保持在進(jìn)行模擬/數(shù)字信號的轉(zhuǎn)換過程中，當(dāng)采樣頻率fs.max大于信號中最高頻率fmax的2倍時(shí)(fs.max2fmax)，采樣之后的數(shù)字信號完整地保留了原始信號中的信息，一般實(shí)際應(yīng)用中保證采樣頻率為信號最高頻率的510倍；采樣定理又稱奈奎斯特定理。圖7.2.7 奎斯特定理采樣過程7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC

13、基本工作原理（1）采樣與保持在ADC中，因?yàn)楸蝗拥男盘柺莿討B(tài)，而ADC轉(zhuǎn)換需要時(shí)間，在這個(gè)過程中為了保證在時(shí)間差內(nèi)數(shù)值依然保持穩(wěn)定并輸出給后續(xù)的編碼電路，因此，在取樣完成后還需對信號進(jìn)行保持。通常情況下，在ADC前加入采樣-保持電路同時(shí)完成信號的采用和保持功能。圖7.2.8 采樣-保持電路采樣保持電路由三部分組成：p 模擬開關(guān)p 模擬信號存儲電容p 緩沖放大器。7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理（1）采樣與保持采樣-保持原理：p 采樣狀態(tài)：控制開關(guān)S閉合，uo=ui，輸出跟隨輸入變化，并向電容充電。p 保持狀態(tài)：控制開關(guān)S斷開，uo保持?jǐn)嚅_瞬間的輸入信號。圖7.2.8 采樣-

14、保持電路7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理（1）采樣與保持采樣保持電路的指標(biāo)主要包括采樣精度和速度。為了提高相應(yīng)的指標(biāo)，需重點(diǎn)從元器件和電路兩個(gè)方面解決：p 模擬開關(guān)：要求模擬開關(guān)的導(dǎo)通電阻小，漏電流小，極間電容小和切換速度快。p 存儲電容：要選用介質(zhì)吸附效應(yīng)小的和泄漏電阻大的電容。p 運(yùn)算放大器：選用輸入偏置電流小、帶寬寬及轉(zhuǎn)換速率（上升速率）大的運(yùn)算放大器，輸入運(yùn)放還應(yīng)具有大的輸出電流。7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理（2）量化與編碼數(shù)字信號本身不具有實(shí)際意義，僅表示相對大小，故任何一個(gè)數(shù)字信號都必須表示為一個(gè)最小單位量的整數(shù)倍。這個(gè)最小的單位量被稱為量化

15、單位，用表示。數(shù)字信號求解整數(shù)倍的過程就稱為量化。數(shù)字信號最低位為1（1LSB）時(shí)，所對應(yīng)的模擬量即是量化單位。ADC所能轉(zhuǎn)換的數(shù)字信號的位數(shù)越寬，其量化單位越小。由于模擬量連續(xù)的特性，因此，不是每一個(gè)值都能被量化為的整數(shù)倍。故，在量化過程中，存在一定的量化誤差。通常，不同的量化方法引起的量化誤差也不同。7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理（2）量化與編碼有兩種量化方法：舍尾取整方法和四舍五入方法。假設(shè)需將015V的電壓用位寬為4bit的數(shù)字信號量化：若采用舍尾取整方法，電壓7.1V和7.9V都會被量化為4b0111；a)若采用四舍五入方法，電壓7.1V和7.9V將分別被量化為4

16、b0111和4b1000。舍尾取整方法的量化誤差為1個(gè)，而四舍五入方法的量化誤差僅為/2。7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理（2）量化與編碼量化的本質(zhì)導(dǎo)致了量化過程必然導(dǎo)致產(chǎn)生量化誤差，因此，不可能消除量化誤差，只能通過各種措施來減小量化誤差。對于ADC的結(jié)構(gòu)來說，采樣與保持電路基本相似，量化與編碼則各有特點(diǎn)并且反映了不同結(jié)構(gòu)的優(yōu)劣。7.2.2 模數(shù)轉(zhuǎn)換器ADC1 ADC基本工作原理（2）量化與編碼實(shí)現(xiàn)A/D轉(zhuǎn)換的方法很多，按照工作原理不同可以分成直接A/D轉(zhuǎn)換和間接A/D轉(zhuǎn)換兩類。p 直接A/D轉(zhuǎn)換是將模擬信號直接轉(zhuǎn)換成數(shù)字信號，比較典型的有并行比較型A/D轉(zhuǎn)換和逐次逼近型A

17、/D轉(zhuǎn)換。p 間接A/D轉(zhuǎn)換是先將模擬信號轉(zhuǎn)換成某一中間變量（時(shí)間或頻率），然后再將中間變量轉(zhuǎn)換成數(shù)字量。比較典型的有雙積分型A/D轉(zhuǎn)換和電壓-頻率轉(zhuǎn)換型A/D轉(zhuǎn)換。7.2.2 模數(shù)轉(zhuǎn)換器ADC2 并行比較型ADC結(jié)構(gòu)并行比較型ADC（又稱瞬時(shí)比較編碼型ADC）是一種轉(zhuǎn)換速度最快、轉(zhuǎn)換原理最直觀的ADC技術(shù)。圖7.2.9 并行比較型ADC結(jié)構(gòu)7.2.2 模數(shù)轉(zhuǎn)換器ADC2 并行比較型ADC結(jié)構(gòu)圖7.2.9 并行比較型ADC結(jié)構(gòu)p 通過由（2n+1）個(gè)電阻串聯(lián)而成的分壓結(jié)構(gòu)獲得模擬電壓值的量化值。兩端阻值為R/2使得電壓量化具有(1LSB)/2的精度。p 分壓結(jié)構(gòu)所劃分的電壓值進(jìn)入電壓比較器，當(dāng)

18、電壓值大于電壓比較器的參考電壓值時(shí)，該電壓比較器輸出高電平，反之則輸出低電平。p 在時(shí)鐘Clk的上升沿，將電壓比較器的比較結(jié)果存入相應(yīng)的D觸發(fā)器中，供編碼電路進(jìn)行編碼。7.2.2 模數(shù)轉(zhuǎn)換器ADC2 并行比較型ADC結(jié)構(gòu)p 得益于轉(zhuǎn)換的高速度，并行比較型ADC在對高速數(shù)據(jù)轉(zhuǎn)換系統(tǒng)中的得到大量使用。p 同時(shí)，由于電壓比較器和D觸發(fā)器兼具采用和保持的功能，因此，在并行比較型ADC中可略去采用-保持電路。p 但是，并行比較型ADC結(jié)構(gòu)對元器件需求量很大，故價(jià)格較為昂貴，且隨著精度的增大，電路將更為復(fù)雜。7.2.2 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)逐次逼近型ADC具有轉(zhuǎn)換速度高和精度高的特點(diǎn)，

19、也是當(dāng)前型號最多、數(shù)量最大、應(yīng)用最廣泛的ADC。逐次比較型ADC設(shè)計(jì)思想如同一個(gè)自動電子秤，首先將最重的砝碼（Vref/2）放到天平上，若該砝碼值小于待測數(shù)值，將保留該砝碼，否則移去。然后在添加次重砝碼（Vref/4），執(zhí)行同樣的操作，直至所有砝碼都已使用，即可得到待測數(shù)值的大小。需要注意的是，在測試過程中，砝碼的取放方式為從最重砝碼、次重砝碼最輕砝碼，依次按序取放，砝碼重量后者為前者的1/2。7.2.2 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)逐次比較型ADC需要有以下部件實(shí)現(xiàn)以上功能：（1）自動化調(diào)度電路，完成砝碼值的依次、自動取放；（2）右移寄存器，每次向右移位1bit，完成砝碼數(shù)值的除

20、2操作；（3）DAC，完成將移位后的數(shù)字信號轉(zhuǎn)換為模擬量，以便同輸入的模擬信號進(jìn)行大小比較；（4）電壓比較器，完成砝碼與輸入數(shù)據(jù)的比較功能；（5）數(shù)據(jù)寄存器，記錄每次比較結(jié)果，從而輸出最終的轉(zhuǎn)換結(jié)果數(shù)字信號。7.2.2 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)圖7.2.10 逐次比較型ADC結(jié)構(gòu)7.2.2 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)逐次逼近型ADC結(jié)構(gòu)的策略：在時(shí)鐘的控制下使用數(shù)字信號對待測模擬信號進(jìn)行“逐次逼近”（或稱“逐位比較”），從最高位直至最低位，直至完成輸出結(jié)果中每一位的數(shù)值的確定。在轉(zhuǎn)換過程中，采用了“砝碼低于待測值即移除”的量化方式，其本質(zhì)相當(dāng)于前節(jié)所述的“舍入取整

21、”方法，因此，量化誤差較大。為了減小量化誤差，在ADC的設(shè)計(jì)中，通常：令其中的DAC輸出偏移（-/2），從而轉(zhuǎn)化為“四舍五入”的量化方法，最終將量化誤差減小為/2。7.2.2 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)實(shí)例：逐次逼近型ADC輸出精度為4位，基準(zhǔn)參考電壓Vref=-16V，當(dāng)采樣-保持電路所測電壓為Vin=5.8V時(shí)，逐次逼近型ADC的轉(zhuǎn)換過程如下：（1）確定量化單位和量化偏移量：量化單位= Vref/24=1V，量化偏移量/2=0.5V。（2）轉(zhuǎn)換過程：為了進(jìn)一步說明DAC輸出/2偏移量對量化誤差的影響，我們將DAC帶偏移量和不帶偏移量的逐次比較型ADC轉(zhuǎn)換過程都列出。7.2.2

22、 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)輸入電壓輸入電壓時(shí)鐘數(shù)時(shí)鐘數(shù)移位寄存器移位寄存器DAC輸出輸出DAC輸出值偏移輸出值偏移/2邏輯操作邏輯操作5.8V110005V4.5V保留5.8211007.5V7.0V移除5.8310106.25V5.75V保留5.8410116.875V6.375V移除表7.2.1 DAC帶偏移量的轉(zhuǎn)換過程7.2.2 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)輸入電壓輸入電壓時(shí)鐘數(shù)時(shí)鐘數(shù)移位寄存器移位寄存器DAC輸出輸出邏輯操作邏輯操作5.8V110005V保留5.8211007.5V移除5.8310106.25V移除5.8410015.625V保留表7.2.2

23、 DAC無偏移量的轉(zhuǎn)換過程由表7.2.1中數(shù)據(jù)可知，DAC帶偏移量的轉(zhuǎn)換結(jié)果是4b1010，其所對應(yīng)的模擬值為5.75V，相比輸入的模擬信號值5.8V，其量化誤差為0.05V。而不帶偏移量的轉(zhuǎn)換結(jié)果為4b1001，其所對應(yīng)的模擬值為5.625V，相比輸入的模擬信號值5.8V，其量化誤差為0.175V。7.2.2 模數(shù)轉(zhuǎn)換器ADC3 逐次逼近型ADC結(jié)構(gòu)逐次比較型ADC轉(zhuǎn)換速度低于并行比較型ADC，完成n比特位數(shù)字信號的輸出須經(jīng)過（n+1）個(gè)時(shí)鐘周期。p 逐次比較型ADC電路規(guī)模較小，復(fù)雜度也低于并行比較型ADC，因此被中高速數(shù)據(jù)采集系統(tǒng)中硬件廣泛。p 常見的單片集成逐次比較型ADC轉(zhuǎn)換輸出數(shù)據(jù)

24、位寬一般為816位，一次轉(zhuǎn)換時(shí)間為數(shù)微秒到百微秒范圍內(nèi)。市場中常見的逐次比較型ADC有ADC1143、MAX195等4。7.2.2 模數(shù)轉(zhuǎn)換器ADC4 雙積分型ADC結(jié)構(gòu)雙積分型ADC屬于間接A/D轉(zhuǎn)換技術(shù)，它轉(zhuǎn)換速度較低（每秒轉(zhuǎn)換幾次到幾百次），但是具有轉(zhuǎn)換精度高、廉價(jià)、抗干擾能力強(qiáng)等優(yōu)點(diǎn)，在速度要求不高的實(shí)際工程中使用廣泛。常用的雙積分型A/D轉(zhuǎn)換器有MCl4433、ICL7106、ICL7135、AD7555等芯片。7.2.2 模數(shù)轉(zhuǎn)換器ADC4 雙積分型ADC結(jié)構(gòu)雙積分型ADC由積分器、過零比較器、計(jì)數(shù)器、邏輯控制電路和模擬開關(guān)構(gòu)成。圖7.2.11 雙積分型ADC結(jié)構(gòu)7.2.2 模數(shù)轉(zhuǎn)

25、換器ADC4 雙積分型ADC結(jié)構(gòu)p 積分器是雙積分型ADC的核心部分，它由運(yùn)算放大器和RC網(wǎng)絡(luò)構(gòu)成，積分常數(shù)=RC。積分器輸入端連接多個(gè)模擬開關(guān)，用于切換輸入待轉(zhuǎn)換電壓和不同極性的參考電壓，其中，輸入待轉(zhuǎn)換電壓必須與參考電壓極性相反。p 過零比較器和與門用于開啟和關(guān)閉計(jì)數(shù)和控制電路。7.2.2 模數(shù)轉(zhuǎn)換器ADC4 雙積分型ADC結(jié)構(gòu)雙積分型ADC的轉(zhuǎn)換思想：首先，鍵K2閉合，電容放電至電荷為零。然后，鍵K2斷開，模擬輸入電壓在固定時(shí)間（2n個(gè)時(shí)鐘周期，由計(jì)數(shù)器和控制電路進(jìn)行控制）內(nèi)向電容充電（正向積分）。充電完成之后，將輸入端切換與其極性相反的參考電壓對電容放電（反向積分）。放電期間計(jì)數(shù)器計(jì)數(shù)

26、脈沖多少反映了模擬輸入電壓的大小。當(dāng)電容器放電完畢，過零比較器關(guān)閉計(jì)數(shù)器，完成一次A/D轉(zhuǎn)換。7.2.2 模數(shù)轉(zhuǎn)換器ADC4 雙積分型ADC結(jié)構(gòu)圖7.2.12 積分過程積分過程：設(shè)時(shí)間t=0時(shí)，電容已經(jīng)完成放電，接入待轉(zhuǎn)換模擬電壓Vin開始第一段積分，過零比較器輸出高電平，打開計(jì)數(shù)器。計(jì)數(shù)器（n位）計(jì)數(shù)2n個(gè)時(shí)鐘周期后，計(jì)數(shù)器清零，第一段積分結(jié)束。在第一段積分完成后，積分器輸出電壓值為：其中，T為時(shí)鐘周期。7.2.2 模數(shù)轉(zhuǎn)換器ADC4 雙積分型ADC結(jié)構(gòu)圖7.2.12 積分過程積分過程：第一段積分結(jié)束后，積分器輸入端接入?yún)⒖茧妷?，開始第二段積分，計(jì)數(shù)器繼續(xù)計(jì)數(shù)。經(jīng)過時(shí)間T2后，電容放電完畢，

27、比較器輸出低電平，與門關(guān)閉，計(jì)數(shù)器停止計(jì)數(shù)，第二次積分過程結(jié)束。在第二段積分區(qū)間T2內(nèi)，積分器輸出電壓值為：將T2=t2-t1代入公式：7.2.2 模數(shù)轉(zhuǎn)換器ADC4 雙積分型ADC結(jié)構(gòu)圖7.2.12 積分過程故，可得T2內(nèi)的計(jì)數(shù)值N：N與輸入電壓值成正比，若Vref=2n，則N等于輸入電壓值。雙積分型ADC結(jié)構(gòu)僅與基準(zhǔn)電壓源有關(guān)，且積分器的使用增強(qiáng)了電路的噪聲抑制能力，從而使得雙積分型ADC精度較高并且消除干擾和電源噪聲的能力強(qiáng)。由于需要進(jìn)行兩次積分，導(dǎo)致轉(zhuǎn)換速度較慢。故，雙積分型ADC適合于信號變化緩慢，模擬量輸入速率要求低，轉(zhuǎn)換精度要求較高且現(xiàn)場干擾較嚴(yán)重的場合。7.2.3 數(shù)據(jù)轉(zhuǎn)換器主

28、要技術(shù)指標(biāo)通常情況下，需要靜態(tài)特性參數(shù)和動態(tài)特性參數(shù)共同評價(jià)DAC和ADC的性能。由于ADC的靜態(tài)特性參數(shù)與DAC的靜態(tài)特性參數(shù)相似，因此，靜態(tài)特性參數(shù)部分重點(diǎn)介紹DAC。而ADC的動態(tài)性能也直接受內(nèi)置的DAC動態(tài)性能的影響，因此，動態(tài)特性參數(shù)部分也重點(diǎn)介紹DAC。1、靜態(tài)特性參數(shù)D/A轉(zhuǎn)換器的轉(zhuǎn)換精度通常用分辨率和轉(zhuǎn)換誤差來描述。（1）分辨率（2）轉(zhuǎn)換誤差7.2.3 數(shù)據(jù)轉(zhuǎn)換器主要技術(shù)指標(biāo)（1）分辨率p 對于DAC來說，分辨率是指DAC能夠分辨最小電壓的能力。1LSB所對應(yīng)的電壓即為DAC所能刻畫的最小電壓，DAC接收的數(shù)字信號的位寬越大，其所能分辨的最小電壓精度也就越高。因此，通常用數(shù)字信

29、號的位寬數(shù)量來表示DAC的分辨率。此外，還可將分辨率定義為DAC的最小輸出電壓和最大輸出電壓（參考電壓）之比。p 對于ADC來說，其分辨率通常用輸出數(shù)字信號的位寬數(shù)n來表示，其分辨2n個(gè)不同等級的模擬量，即量化單位。位寬數(shù)n越大，ADC能夠?qū)δM量的刻畫就越細(xì)致，量化誤差就越小。7.2.3 數(shù)據(jù)轉(zhuǎn)換器主要技術(shù)指標(biāo)（2）轉(zhuǎn)換誤差p 轉(zhuǎn)換誤差指理想值與實(shí)際值之間的最大偏差。p 通常有兩種表示方法，一種使用LSB為單位表示，如精度LSB/2，表示實(shí)際值與理論值之間的最大差別為半個(gè)最低有效位。另一種表示方法采用滿量程的百分?jǐn)?shù)表示（%FSR）。ADC與DAC均可使用精度表示其靜態(tài)特性。引起轉(zhuǎn)換誤差的四種

30、基本誤差，分別是線性誤差、微分線性誤差、失調(diào)誤差和增益誤差。其中，前兩項(xiàng)誤差在使用中無法對其進(jìn)行調(diào)整或校正，后兩項(xiàng)誤差屬于可調(diào)整誤差。這四項(xiàng)對DAC的靜態(tài)精度有著決定性的影響。7.2.3 數(shù)據(jù)轉(zhuǎn)換器主要技術(shù)指標(biāo)2、動態(tài)特性參數(shù)（1）建立時(shí)間p 建立時(shí)間是描述DAC轉(zhuǎn)換速度的一個(gè)重要參數(shù)，指輸入數(shù)字量變化后，輸出模擬量穩(wěn)定到相應(yīng)數(shù)值范圍內(nèi)所經(jīng)歷的時(shí)間。p 輸入數(shù)字從全0變到全1（或從全1變到全0）時(shí)，建立時(shí)間最長，稱為滿量程變化的建立時(shí)間。p 一般器件手冊上給出的都是滿量程變化建立時(shí)間，其誤差范圍為LSB/2。p 建立時(shí)間的倒數(shù)即為轉(zhuǎn)換速率，也就是每秒鐘DAC至少可進(jìn)行的轉(zhuǎn)換次數(shù)。p 滿量程變化

31、建立時(shí)間大于100us的為低速DAC，在50ns與1us之間的為高速DAC，小于50ns的為超高速DAC。7.2.3 數(shù)據(jù)轉(zhuǎn)換器主要技術(shù)指標(biāo)2、動態(tài)特性參數(shù)（2）毛刺DAC中若輸入的數(shù)字量發(fā)生快速變化時(shí)易導(dǎo)致輸出信號出現(xiàn)毛刺。引起毛刺出現(xiàn)的主要兩個(gè)原因：第一個(gè)原因是DAC中模擬開關(guān)動作時(shí)間不一致。另一個(gè)原因是數(shù)字信號的快速翻轉(zhuǎn)過程被輸出到了轉(zhuǎn)換輸出端。除建立時(shí)間和毛刺外，其他描述DAC動態(tài)特性的參數(shù)還有信噪比（SNR）、無雜散動態(tài)范圍（SFDR）、總諧波失真加噪聲（THD+N）等。7.2.4 常用集成數(shù)據(jù)轉(zhuǎn)換器件數(shù)據(jù)轉(zhuǎn)換器是電子系統(tǒng)中必不可少的組成部分，被廣泛應(yīng)用于信號探測等商業(yè)和軍事領(lǐng)域中，

32、目前生產(chǎn)ADC和DAC的主要廠家有ADI、TI、NI、PHILIP、MOTOROLA等。AD公司生產(chǎn)的數(shù)據(jù)轉(zhuǎn)換器一直保持市場領(lǐng)導(dǎo)地位，有代表性的產(chǎn)品有：AD7705（雙通道16位AD轉(zhuǎn)換器），AD5320（單片12位電壓輸出DAC）。美國國家半導(dǎo)體公司（NI）生產(chǎn)的有代表性數(shù)據(jù)轉(zhuǎn)換器有：（1）DAC0832，采樣頻率為八位的D/A轉(zhuǎn)換芯片，集成電路內(nèi)有兩級輸入寄存器，使DAC0832芯片具備雙緩沖、單緩沖和直通三種輸入方式，以便適于各種電路的需要(如要求多路D/A異步輸入、同步轉(zhuǎn)換等)。D/A轉(zhuǎn)換結(jié)果采用電流形式輸出。（2）ADC0809，8位逐次逼近式A/D轉(zhuǎn)換器。其內(nèi)部有一個(gè)8通道多路開關(guān)

33、，它可以根據(jù)地址碼鎖存譯碼后的信號，只選通8路模擬輸入信號中的一個(gè)進(jìn)行A/D轉(zhuǎn)換。是目前國內(nèi)應(yīng)用最廣泛的8位通用A/D芯片。7.3 數(shù)字系統(tǒng)的描述和設(shè)計(jì)方法7.3.1 數(shù)字系統(tǒng)的描述7.3.2 數(shù)字系統(tǒng)的設(shè)計(jì)方法7.3.3 數(shù)字系統(tǒng)的常用評價(jià)參考指標(biāo)7.3.1 數(shù)字系統(tǒng)的描述數(shù)字電路發(fā)展到今天，其包含的晶體管數(shù)量已經(jīng)需要以億為單位進(jìn)行統(tǒng)計(jì)，2012年Intel公司發(fā)布的IVB-E CPU 內(nèi)部包含18.6億個(gè)晶體管，AMD公司發(fā)布的Trinity APU 13.03億個(gè)晶體管。如果采用邏輯圖和邏輯代數(shù)的方法描述這些大規(guī)模的數(shù)字系統(tǒng)，可能數(shù)以千計(jì)的工程師花費(fèi)數(shù)十年都不能達(dá)成目標(biāo)。為了彌補(bǔ)這個(gè)缺陷

34、，以Verilog HDL和VHDL為代表的數(shù)字電路高層次描述方法應(yīng)用而生。這兩種描述方法的誕生，在很大程度上，將數(shù)字電路工程師和研發(fā)人員從晶體管邏輯設(shè)計(jì)的低層次工作中分離，進(jìn)而將注意力集中于大規(guī)模的數(shù)字電路抽象功能的高層次上，極大地提高的數(shù)字電路的設(shè)計(jì)效率。7.3.2 數(shù)字系統(tǒng)的設(shè)計(jì)方法數(shù)字系統(tǒng)的設(shè)計(jì)方法有主要有自頂向下和自底向上兩種方法。1、自頂向下自頂向下充分利用了數(shù)字系統(tǒng)可層次化設(shè)計(jì)的特點(diǎn)，將系統(tǒng)功能逐層細(xì)化，直至各個(gè)底層小模塊。步驟：明確系統(tǒng)所需的功能，確定系統(tǒng)的外圍接口。制定系統(tǒng)內(nèi)部功能框圖，并層層細(xì)化。設(shè)計(jì)和描述底層單元。2、自底向上自底向上方法對設(shè)計(jì)者的經(jīng)驗(yàn)要求較高，通常設(shè)計(jì)者

35、根據(jù)系統(tǒng)功能的需求，以探索的方式，從小模塊開始，逐步推導(dǎo)、擴(kuò)大和求證，最終完成整個(gè)系統(tǒng)的設(shè)計(jì)。7.3.3 數(shù)字系統(tǒng)的常用評價(jià)參考指標(biāo)本節(jié)以生活中最常見的數(shù)字系統(tǒng)手機(jī)為例，說明數(shù)字系統(tǒng)的常用評價(jià)指標(biāo)。通常，大眾對手機(jī)的評價(jià)主要有兩點(diǎn)：（1）運(yùn)行速度夠不夠快？（2）待機(jī)時(shí)間有多長？這兩點(diǎn)真實(shí)地反映了數(shù)字系統(tǒng)的兩個(gè)評價(jià)指標(biāo)：工作頻率和功耗。此外，在實(shí)現(xiàn)相同功能的前提下，數(shù)字系統(tǒng)的資源使用數(shù)量（或者數(shù)字系統(tǒng)的面積）也是數(shù)字系統(tǒng)的一個(gè)重要評價(jià)指標(biāo)。7.3.3 數(shù)字系統(tǒng)的常用評價(jià)參考指標(biāo)1、時(shí)鐘頻率時(shí)鐘是整個(gè)數(shù)字系統(tǒng)的驅(qū)動，時(shí)鐘信號在不停地翻轉(zhuǎn)中將信號逐級向下一級傳遞。如果時(shí)鐘信號停止翻轉(zhuǎn)，整個(gè)數(shù)字系統(tǒng)也

36、就隨之停止工作。那么，在相等的一段時(shí)間內(nèi)，如果時(shí)鐘的翻轉(zhuǎn)次數(shù)（時(shí)鐘頻率）更高，也就意味著更多的輸入數(shù)據(jù)被處理。即，時(shí)鐘頻率越高，電路的處理能力越強(qiáng)。因此，在一定程度上，時(shí)鐘頻率是評估數(shù)字系統(tǒng)性能的一個(gè)重要指標(biāo)。7.3.3 數(shù)字系統(tǒng)的常用評價(jià)參考指標(biāo)2、功耗功耗是所有的電路（包括模擬電路和數(shù)字電路）都必須給出的一個(gè)評價(jià)指標(biāo)，指的是在單位時(shí)間中所消耗的能源的數(shù)量，單位為W。圖7.3.4 算法復(fù)雜度、電路處理能力和功耗發(fā)展趨勢示意圖7.3.3 數(shù)字系統(tǒng)的常用評價(jià)參考指標(biāo)3、資源使用數(shù)量（面積）資源使用數(shù)量（面積）也是數(shù)字系統(tǒng)一個(gè)重要的評價(jià)指標(biāo)。p 通常，數(shù)字電路的資源使用數(shù)量（面積）越小，由其所構(gòu)成

37、的數(shù)字系統(tǒng)體積也越小，便攜性也就越好。p 同時(shí)，數(shù)字系統(tǒng)在等量體積前提下，數(shù)字電路模塊的的資源使用數(shù)量（面積）越小，系統(tǒng)就可以集成和容納更多的電路模塊，提升數(shù)字系統(tǒng)的整體功能和性能。p 此外，資源使用數(shù)量（面積）小可以降低生產(chǎn)成本。7.4 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例本節(jié)將給出一個(gè)數(shù)字系統(tǒng)的完整設(shè)計(jì)，通過該設(shè)計(jì)講述以Verilog HDL為代表的描述方法在數(shù)字系統(tǒng)設(shè)計(jì)中如何應(yīng)用。同時(shí)，使用Quartus II 9.0工具，在Altera Stratix FPGA平臺上完成了該數(shù)字系統(tǒng)的實(shí)現(xiàn)。7.4.1功能需求7.4.2設(shè)計(jì)分析7.4.3各模塊實(shí)現(xiàn)7.4.4仿真結(jié)果7.4.5FPGA實(shí)現(xiàn)結(jié)果7.4.1 功能

38、需求設(shè)計(jì)一個(gè)簡單的電子時(shí)鐘，其功能要求點(diǎn)如下：1.時(shí)鐘功能：完成分時(shí)的正確計(jì)數(shù)并顯示；2.鬧鐘定時(shí)：實(shí)現(xiàn)定時(shí)提醒及定時(shí)報(bào)時(shí)，利用二極管發(fā)光表示報(bào)時(shí)聲音；3.時(shí)鐘校時(shí)：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對分時(shí)進(jìn)行調(diào)整；4.秒表功能：利用4個(gè)數(shù)碼管完成秒表顯示：A、精度達(dá)100ms；B、可以清零；C、可暫停，并可隨時(shí)記時(shí)、暫停后記錄數(shù)據(jù)，最大計(jì)時(shí)為999.9s。7.4.2 設(shè)計(jì)分析采用自頂向下的設(shè)計(jì)方法，據(jù)功能需求可知，該數(shù)字系統(tǒng)可劃分為4個(gè)部分：計(jì)時(shí)控制模塊為該數(shù)字系統(tǒng)的核心模塊，完成核心功能（諸如時(shí)鐘計(jì)時(shí)、鬧鐘、秒表等功能）以及各功能之間的切換，該模塊直接決定了系統(tǒng)能否完成規(guī)定的功能，同時(shí)該模塊的設(shè)

39、計(jì)結(jié)構(gòu)也直接反映了該數(shù)字系統(tǒng)性能的好壞。7.4.2 設(shè)計(jì)分析p 按鍵采集模塊由按鍵電路和信號采集電路構(gòu)成，其關(guān)鍵在于信號采集過程中需消除由于機(jī)械原因帶來的按鍵不良接觸。p 顯示模塊由四位7段共陽數(shù)碼管構(gòu)成，用于顯示時(shí)間。p 報(bào)警模塊由1個(gè)發(fā)光二極管構(gòu)成，用于鬧鐘報(bào)警和整點(diǎn)報(bào)警。圖7.4.2 按鍵電路圖7.4.3 四位7段共陽數(shù)碼管7.4.3 各模塊實(shí)現(xiàn)計(jì)時(shí)控制模塊是該數(shù)字系統(tǒng)的核心，重點(diǎn)陳述和說明該模塊的設(shè)計(jì)思路和方案。首先，分析整個(gè)數(shù)字系統(tǒng)的驅(qū)動時(shí)鐘的設(shè)計(jì)方案。時(shí)鐘功能、鬧鐘功能和校時(shí)功能的最小計(jì)時(shí)單位為1s，秒表的最小計(jì)時(shí)單位為0.1s，而外部輸入時(shí)鐘為50MHz，因此，需要對外部時(shí)鐘進(jìn)行

40、分頻，以滿足各個(gè)特定功能對最小計(jì)時(shí)精度的需求。需設(shè)計(jì)兩個(gè)分頻模塊給計(jì)時(shí)控制模塊提供所需的時(shí)鐘信號，其中一個(gè)分頻模塊將50MHz時(shí)鐘分頻為1Hz（周期為1s），另一個(gè)分頻模塊將50MHz時(shí)鐘分頻為10Hz（周期為0.1s）。數(shù)碼管需要采用掃描顯示的方式，其掃描間隔時(shí)間為1ms，因此，還需一個(gè)分頻模塊，用于將50MHz時(shí)鐘分頻為1KHz（周期為1ms）。7.4.3 各模塊實(shí)現(xiàn)計(jì)時(shí)控制模塊是該數(shù)字系統(tǒng)的核心，重點(diǎn)陳述和說明該模塊的設(shè)計(jì)思路和方案。其次，根據(jù)功能需求對計(jì)時(shí)控制模塊的控制功能進(jìn)行詳細(xì)劃分?？刹捎媚Ｊ娇刂频姆绞?，通過2bit的控制信號來控制該模塊應(yīng)提供的四種工作模式：正常計(jì)時(shí)、鬧鐘設(shè)置及提

41、醒、調(diào)試調(diào)分、秒表計(jì)時(shí)。 其中，正常計(jì)時(shí)、鬧鐘設(shè)置及提醒和調(diào)試調(diào)分的時(shí)鐘周期為1s；秒表計(jì)時(shí)的時(shí)鐘周期為0.1s。7.4.3 各模塊實(shí)現(xiàn)圖7.4.4 計(jì)時(shí)控制模塊詳細(xì)層次劃分7.4.3 各模塊實(shí)現(xiàn)1、分頻模塊首先，以時(shí)鐘二分頻為例，說明偶數(shù)分頻的原理和方法。圖7.4.5為時(shí)鐘二分頻的功能波形，可以看出，時(shí)鐘clk每隔一個(gè)上升沿，輸出信號就會發(fā)生翻轉(zhuǎn)。這也就意味著，二分頻的核心在于一以clk為驅(qū)動源的模2同步計(jì)數(shù)器，該計(jì)數(shù)器計(jì)數(shù)初值為0，計(jì)數(shù)值為0、1，當(dāng)計(jì)數(shù)值等于1時(shí)，輸出信號進(jìn)行翻轉(zhuǎn)。圖7.4.5 時(shí)鐘二分頻功能波形7.4.3 各模塊實(shí)現(xiàn)1、分頻模塊根據(jù)第五章中所講述的時(shí)序電路設(shè)計(jì)原理，可設(shè)

42、計(jì)一模2同步計(jì)數(shù)器，以其為核心的二分頻電路結(jié)構(gòu)如圖(a)所示，與之相對應(yīng)的Verilog HDL描述如圖(b)所示。always(posedge clk_in)begin if (rst_n=1b0) clk_out = 1b0; else clk_out = clk_outend(b) Verilog HDL描述(a)電路結(jié)構(gòu)偶數(shù)分頻：以系統(tǒng)外部參考時(shí)鐘為觸發(fā)條件做一個(gè)加計(jì)數(shù)器，當(dāng)計(jì)數(shù)器值為(n/2-1)時(shí)，輸出時(shí)鐘發(fā)生跳轉(zhuǎn)。7.4.3 各模塊實(shí)現(xiàn)1、分頻模塊本題目中分頻模塊2（將50MHz時(shí)鐘分頻為0.1s）設(shè)計(jì)如下：分頻模塊2設(shè)計(jì)方法：設(shè)置為模為2499999的同步計(jì)數(shù)器，在計(jì)數(shù)值等于2

43、499999時(shí)，將輸出信號翻轉(zhuǎn)。分頻模塊1（將50MHz時(shí)鐘分頻為1Hz）與分頻模塊3（將50MHz時(shí)鐘分頻為1KHz）設(shè)計(jì)方法同分頻模塊2，在此不再詳述。模塊端口名稱模塊端口名稱 輸入輸入/輸出輸出 位寬位寬 功能說明功能說明clk輸入1輸入時(shí)鐘，50MHzrst_n輸入1系統(tǒng)復(fù)位信號，低電平復(fù)位clk_0p1s輸出1分頻后時(shí)鐘，周期0.1s分頻模塊2端口說明7.4.3 各模塊實(shí)現(xiàn)2、計(jì)時(shí)和校時(shí)（調(diào)試調(diào)分）功能模塊首先分析計(jì)時(shí)和校時(shí)模塊的功能需求，計(jì)時(shí)模塊需完成以下功能：1)工作模式選擇與切換：mode=00時(shí)為普通時(shí)鐘計(jì)時(shí)狀態(tài)，mode=01時(shí)為鬧鈴定時(shí)狀態(tài)，mode=10時(shí)為時(shí)鐘校時(shí)狀態(tài)

44、，mode=11時(shí)為秒表計(jì)時(shí)狀態(tài)；2)時(shí)鐘計(jì)時(shí)功能：能夠正確完成秒、分、時(shí)的正常計(jì)數(shù)；3)校時(shí)功能：能夠接收按鍵值，并正確調(diào)整分、時(shí)值，并在校時(shí)功能完成后，能夠在校時(shí)后的數(shù)值上繼續(xù)正確計(jì)時(shí)；4)數(shù)值輸出功能：能分別正確地輸出分、時(shí)的個(gè)位和十位數(shù)據(jù)給數(shù)碼管顯示模塊；7.4.3 各模塊實(shí)現(xiàn)2、計(jì)時(shí)和校時(shí)（調(diào)試調(diào)分）功能模塊計(jì)時(shí)和校時(shí)模塊工作流程7.4.3 各模塊實(shí)現(xiàn)3、鬧鐘設(shè)置與提醒模塊首先鬧鐘設(shè)置與提醒模塊功能需求，該模塊需完成以下功能：1) 工作模式選擇與切換：mode=00時(shí)為普通時(shí)鐘計(jì)時(shí)狀態(tài)，mode=01時(shí)為鬧鈴定時(shí)狀態(tài)，mode=10時(shí)為時(shí)鐘校時(shí)狀態(tài)，mode=11時(shí)為秒表計(jì)時(shí)狀態(tài)；2

45、) 鬧鐘設(shè)置功能：能夠正確設(shè)置鬧鐘的分、時(shí)數(shù)值；3) 鬧鐘設(shè)置標(biāo)志：在鬧鐘設(shè)置完成后，能夠標(biāo)識當(dāng)前是否設(shè)定鬧鐘；4) 鬧鐘提醒功能：鬧鐘設(shè)置過程中和設(shè)置完成后，時(shí)鐘能夠正常計(jì)數(shù)；在時(shí)鐘計(jì)數(shù)至鬧鐘設(shè)定時(shí)間時(shí)，能夠發(fā)出提醒。7.4.3 各模塊實(shí)現(xiàn)3、鬧鐘設(shè)置與提醒模塊端口名稱端口名稱輸入輸入/輸出輸出位寬位寬功能說明功能說明clk_1s輸入1輸入時(shí)鐘，工作頻率1Hz。rst_n輸入1系統(tǒng)復(fù)位信號，低電平復(fù)位。turn輸入1鬧鐘調(diào)時(shí)調(diào)分切換控制信號，turn=1時(shí)，調(diào)整分；turn=0時(shí)，調(diào)整時(shí)。mode輸入2工作模式控制信號，mode=00時(shí)為普通時(shí)鐘計(jì)時(shí)狀態(tài)，mode=01時(shí)為鬧鈴定時(shí)狀態(tài)，mo

46、de=10時(shí)為時(shí)鐘校時(shí)狀態(tài)，mode=11時(shí)為秒表計(jì)時(shí)狀態(tài)。alarm_min1輸出4鬧鐘分鐘計(jì)數(shù)值十位。alarm_min0輸出4鬧鐘分鐘計(jì)數(shù)值個(gè)位。alarm_hour1輸出4鬧鐘小時(shí)計(jì)數(shù)值十位。alarm_hour0輸出4鬧鐘小時(shí)計(jì)數(shù)值個(gè)位。alarm_set輸出1鬧鐘設(shè)置狀態(tài)標(biāo)志，高電平輸出有效。alarm_alert輸出1鬧鐘輸出提醒，高電平輸出有效。表7.4.3 鬧鐘設(shè)置與提醒模塊端口說明7.4.3 各模塊實(shí)現(xiàn)3、鬧鐘設(shè)置與提醒模塊根據(jù)以上端口設(shè)置和工作原理，該模塊工作流程如下：1)檢測mode值是否為2b01，若相等，則系統(tǒng)啟動鬧鐘設(shè)置和提醒模塊；2)在鬧鐘工作模式下，時(shí)間初始值

47、為00:00。首先，檢測turn值。若為高電平，則分鐘值遞加；若為低電平，則小時(shí)值遞加。3)在鬧鐘設(shè)置過程中，若mode值由2b01切換為其他數(shù)值，則鬧鐘停止設(shè)置，最終的值即為鬧鐘時(shí)間。4)若鬧鐘設(shè)定值不等于00:00，則說明當(dāng)前已經(jīng)設(shè)定鬧鐘，則將alarm_set置為高電平，標(biāo)識鬧鐘已經(jīng)設(shè)定。5)系統(tǒng)在正常計(jì)時(shí)過程中，若計(jì)時(shí)時(shí)間等于鬧鐘設(shè)定的時(shí)間，則將alarm_alert置為高電平，開啟提醒裝置。7.4.3 各模塊實(shí)現(xiàn)4、秒表模塊首先秒表功能需求，該模塊需完成以下功能：1)工作模式選擇與切換：mode=00時(shí)為普通時(shí)鐘計(jì)時(shí)狀態(tài)，mode=01時(shí)為鬧鈴定時(shí)狀態(tài)，mode=10時(shí)為時(shí)鐘校時(shí)狀態(tài)

48、，mode=11時(shí)為秒表計(jì)時(shí)狀態(tài)；2)精度：100ms，最大計(jì)時(shí)為999.9s；端口名稱端口名稱輸入輸入/輸出輸出位位寬寬功能說明功能說明clk_1s輸入1輸入時(shí)鐘，工作頻率1Hz。rst_n輸入1系統(tǒng)復(fù)位信號，低電平復(fù)位。pause輸入1秒表暫?？刂菩盘枺唠娖綍r(shí)秒表計(jì)數(shù)；低電平時(shí)秒表暫停。mode輸入2工作模式控制信號，mode=00時(shí)為普通時(shí)鐘計(jì)時(shí)狀態(tài)，mode=01時(shí)為鬧鈴定時(shí)狀態(tài)，mode=10時(shí)為時(shí)鐘校時(shí)狀態(tài)，mode=11時(shí)為秒表計(jì)時(shí)狀態(tài)。st_3輸出4秒表計(jì)數(shù)最高位st_2輸出4秒表計(jì)數(shù)次高位st_1輸出4秒表計(jì)數(shù)第三位st_0輸出4秒表計(jì)數(shù)第四位7.4.3 各模塊實(shí)現(xiàn)4、秒表

49、模塊根據(jù)以上端口設(shè)置和工作原理，該模塊工作流程如下：1)檢測mode值是否為2b11，若相等，則系統(tǒng)啟動秒表模塊；2)在鬧鐘工作模式下，檢測pause值，若為高電平，則秒表遞加計(jì)數(shù)；否則，秒表暫停計(jì)數(shù)，保持暫停前計(jì)數(shù)值。3)若計(jì)數(shù)值超過999.9s，則停止計(jì)數(shù)，計(jì)數(shù)值保持。7.4.3 各模塊實(shí)現(xiàn)5、顯示分配模塊該模塊的功能在于決定當(dāng)前數(shù)碼管應(yīng)顯示哪個(gè)模塊的運(yùn)算結(jié)果。依據(jù)工作模式控制信號mode的值，可知：p mode=00時(shí)應(yīng)顯示時(shí)鐘正常計(jì)時(shí)數(shù)值；p mode=01時(shí)，應(yīng)顯示鬧鈴設(shè)置數(shù)值；p mode=10時(shí)，應(yīng)顯示時(shí)鐘校時(shí)數(shù)值；p mode=11，應(yīng)顯示秒表計(jì)時(shí)數(shù)值。7.4.3 各模塊實(shí)現(xiàn)5

50、、顯示分配模塊端口名稱端口名稱輸入輸入/輸出輸出位寬位寬功能說明功能說明clk輸入1輸入時(shí)鐘，工作頻率50MHz。rst_n輸入1系統(tǒng)復(fù)位信號，低電平復(fù)位。mode輸入2工作模式控制信號，mode=00時(shí)為普通時(shí)鐘計(jì)時(shí)狀態(tài)，mode=01時(shí)為鬧鈴定時(shí)狀態(tài)，mode=10時(shí)為時(shí)鐘校時(shí)狀態(tài)，mode=11時(shí)為秒表計(jì)時(shí)狀態(tài)。alarm_min1輸入4鬧鐘分鐘計(jì)數(shù)值十位。alarm_min0輸入4鬧鐘分鐘計(jì)數(shù)值個(gè)位。alarm_hour1輸入4鬧鐘小時(shí)計(jì)數(shù)值十位。alarm_hour0輸入4鬧鐘小時(shí)計(jì)數(shù)值個(gè)位。clk_min1輸入4分鐘計(jì)數(shù)值十位。clk_min0輸入4分鐘計(jì)數(shù)值個(gè)位。clk_hour

51、1輸入4小時(shí)計(jì)數(shù)值十位。clk_hour0輸入4小時(shí)計(jì)數(shù)值個(gè)位。st_3輸入4秒表計(jì)數(shù)最高位st_2輸入4秒表計(jì)數(shù)次高位st_1輸入4秒表計(jì)數(shù)第三位st_0輸入4秒表計(jì)數(shù)第四位data_3輸出4數(shù)碼管最高位data_2輸出4數(shù)碼管次高位data_1輸出4數(shù)碼管第三位data_0輸出4數(shù)碼管第四位7.4.3 各模塊實(shí)現(xiàn)6、數(shù)碼管掃描顯示模塊數(shù)碼管掃描顯示模塊的功能需求在于顯示時(shí)鐘的數(shù)值。可采用4位7段共陽數(shù)碼管實(shí)現(xiàn)。其中，4位7段共陽數(shù)碼管有4個(gè)位控制端口，決定顯示哪一位數(shù)碼管，可采用掃描輸出的方法；7個(gè)段控制端口：a，b，c，d，e，f，g，決定每位數(shù)碼管顯示的數(shù)字。具體實(shí)現(xiàn)方案為：使用同步掃

52、描電路，對4個(gè)位控制端口進(jìn)行掃描，使得同一個(gè)時(shí)刻只有一個(gè)數(shù)碼管亮，每隔0.5ms掃描一次，由于眼睛的視覺停留效應(yīng)，會使得顯示結(jié)果達(dá)到4位同時(shí)亮的效果。這樣可以節(jié)省3/4的電能消耗。掃描控制方式為：采用0.5ms的掃描時(shí)鐘clk_0p5ms，上升沿觸發(fā)模為4的同步計(jì)數(shù)器counter，counter=0顯示小時(shí)的高位；counter=1顯示小時(shí)的低位；counter=2顯示分鐘的高位；counter=3顯示分鐘的低位。7.4.3 各模塊實(shí)現(xiàn)6、數(shù)碼管掃描顯示模塊端口名稱端口名稱 輸入輸入/輸出輸出位寬位寬功能說明功能說明clk_1s輸入1輸入時(shí)鐘，工作頻率1Hz。rst_n輸入1系統(tǒng)復(fù)位信號，低

53、電平復(fù)位。out_3輸入4數(shù)碼管最高位out_2輸入4數(shù)碼管次高位out_1輸入4數(shù)碼管第三位out_0輸入4數(shù)碼管第四位seg_out輸出67個(gè)段控制端口seg_sel輸出44個(gè)位控制端口表7.4.6 數(shù)碼管掃描顯示端口說明7.4.3 各模塊實(shí)現(xiàn)7、按鍵消抖模塊通常情況下，由機(jī)械結(jié)構(gòu)所構(gòu)成的彈性開關(guān)在觸點(diǎn)開和關(guān)時(shí)，并不能如理想情況所示，在閉合和斷開時(shí)會存在一定的抖動，不會穩(wěn)定地瞬間導(dǎo)通或者閉合。為了避免這種缺點(diǎn)，通常需采用按鍵消抖措施。一般情況，抖動時(shí)間的長短由按鍵的機(jī)械特性決定，為5ms10ms。這是一個(gè)很重要的時(shí)間參數(shù)，在很多場合都要用到。按鍵穩(wěn)定閉合時(shí)間的長短則是由操作人員的按鍵動作決

54、定的，一般為零點(diǎn)幾秒至數(shù)秒。因此，鍵抖動會引起一次按鍵被誤讀多次。為了消除這種現(xiàn)象，必須去除按鍵抖動。理想按鍵輸入特性實(shí)際鍵盤輸入特性7.4.4 仿真結(jié)果仿真過程中，使用了Mentor公司研發(fā)的Modelsim作為仿真工具。1、分頻功能此處以50MHz分頻為0.1s的功能為例，驗(yàn)證分頻功能是否正確。波形圖所示，在計(jì)數(shù)器等于2499999時(shí)，輸出的時(shí)鐘信號clk_0p1s的值發(fā)生了翻轉(zhuǎn)。由此可見，該分頻功能正確。分頻前后的時(shí)鐘波形分頻過程中計(jì)數(shù)器7.4.4 仿真結(jié)果2、時(shí)鐘計(jì)時(shí)功能圖7.4.12和圖7.4.13中信號mode為工作模式控制信號，mode=200時(shí)，系統(tǒng)處于時(shí)鐘計(jì)時(shí)和顯示模式下。信

55、號clk_hour1和clk_hour0分別為時(shí)鐘小時(shí)顯示的十位和個(gè)位，信號clk_min1和clk_min0分別為時(shí)鐘分鐘顯示的十位和個(gè)位。分鐘計(jì)時(shí)小時(shí)計(jì)時(shí)p 在時(shí)鐘計(jì)時(shí)模式下，分鐘能夠正常進(jìn)行計(jì)時(shí)，并且在分鐘為59min的下一分鐘時(shí)，分鐘值能夠返回00min。p 在時(shí)鐘計(jì)時(shí)模式下，小時(shí)數(shù)值也能夠正常進(jìn)行計(jì)時(shí)，并且在小時(shí)數(shù)值為23小時(shí)的時(shí)候，下一小時(shí)其數(shù)值能夠返回為00。7.4.4 仿真結(jié)果3、時(shí)鐘校時(shí)功能信號turn為調(diào)時(shí)調(diào)分控制信號，turn=1b1時(shí)，進(jìn)行分鐘累加；turn=1b0時(shí)，進(jìn)行小時(shí)累加。校時(shí)工作校時(shí)后正確切換到計(jì)時(shí)功能p mode=210時(shí)，turn=1b1時(shí)，分鐘數(shù)值進(jìn)行了正確的累加；turn=1b0時(shí)，小時(shí)數(shù)值進(jìn)行了正確的累加。p 在校時(shí)模式結(jié)束后，時(shí)間被調(diào)整到了21:52，系統(tǒng)轉(zhuǎn)到計(jì)時(shí)模式后，能夠正確地在校時(shí)結(jié)果的基礎(chǔ)上繼續(xù)正確地完成計(jì)時(shí)功能。7.4.4 仿真結(jié)果4、鬧鐘設(shè)置及提醒功能mode=201時(shí)，系統(tǒng)處于鬧鐘設(shè)