晶體管制造工藝技術(shù)前瞻

1、最新晶體管制造工藝技術(shù)前瞻制程的歷史與演進(jìn)        CPU制程技術(shù)發(fā)展到今天，其尺寸已經(jīng)從1971年Intel發(fā)布的4004 CPU時的10m進(jìn)化到了今天的32nm級別，Intel公司最新推出的新款處理器代號Westmere的32nm制程處理器(見圖1)就是目前頂尖制程工藝的代表。臺積電也計劃于年內(nèi)推出其28nm制程工藝，另外一家主要的芯片制造廠商GlobalFoundries公司則計劃于年內(nèi)推出基于SOI的32nm制程工藝和基于體硅的28nm制程工藝。圖1：45nm制程和32nm制程   

2、;     不過，從早期的Intel 486時代發(fā)展到目前的Westmere，各家廠商制造CPU的制程基本都是基于傳統(tǒng)的平面型晶體管結(jié)構(gòu)，熟悉 MOSFET結(jié)構(gòu)的愛好者都知道，所謂的平面型晶體管，指的是MOSFET的漏極、源極、柵極、溝道以及基體結(jié)構(gòu)的橫斷面位于同一平面上的晶體管結(jié)構(gòu)，如圖2所示：圖2        需要說明的是，即便是傳統(tǒng)的平面型晶體管技術(shù)，業(yè)界也存在兩種不同的流派，上圖中左側(cè)的稱為傳統(tǒng)的體硅技術(shù)(Bulk SI)，而右側(cè)的則是相對較新的絕緣層覆硅(SOI)技術(shù)，兩者

3、的區(qū)別在于后者在硅基體頂部增加了一層埋入式氧化物(BOX)層，而BOX上則覆有一層相對較薄的硅層。Intel是體硅技術(shù)的堅定支持者，而IBM/AMD則是SOI技術(shù)的絕對守護(hù)者。        盡管歷經(jīng)了數(shù)十年風(fēng)雨的平面型晶體管制造技術(shù)發(fā)展至今已經(jīng)相當(dāng)?shù)某墒欤瑢Ω骷覐S商而言也是最經(jīng)濟(jì)的制造技術(shù)，但隨著晶體管關(guān)鍵尺寸的不斷縮小，平面型晶體管技術(shù)的瓶頸現(xiàn)象越來越嚴(yán)重。那么是在現(xiàn)有的部分耗盡型平面晶體管(為了行文方便，下文如不作特別說明均用傳統(tǒng)平面型晶體管表示部分耗盡型平面晶體管)技術(shù)上進(jìn)行新技術(shù)研究還是拋棄現(xiàn)在的傳統(tǒng)平面型晶體管以

4、求創(chuàng)新呢？下面我們就以這兩個方向作分別闡述。延續(xù)現(xiàn)有晶體管架構(gòu)應(yīng)變硅與HKMG延續(xù)傳統(tǒng)平面型晶體管的希望        在過去的幾十年中，為了延續(xù)傳統(tǒng)平面型晶體管制造技術(shù)的壽命，彌補(bǔ)關(guān)鍵尺寸縮小給傳統(tǒng)平面型晶體管帶來的負(fù)面效應(yīng)，以Intel、臺積電、AMD(也就是現(xiàn)在的GlobalFoundries)為代表的制造廠商已經(jīng)開發(fā)出了很多能夠改善傳統(tǒng)平面型晶體管性能的技術(shù)，這些技術(shù)中，已經(jīng)投入商用的技術(shù)尤以面向改善溝道性能的應(yīng)變硅技術(shù)和改善柵極性能的HKMG(High-K柵氧化物層+金屬柵極，此后簡稱HKMG)技術(shù)為代表，自從In

5、tel在90nm制程的Pentium 4處理器上首次啟用應(yīng)變硅技術(shù)之后，這兩種主要的輔助技術(shù)便成了各家廠商開發(fā)制程技術(shù)的兩大熱點(diǎn)，各家廠商均先后在自家制程工藝中加入了類似的技術(shù)，Intel和AMD包括臺積電都在9032nm的演進(jìn)過程中采用了應(yīng)變硅技術(shù)和HKMG技術(shù)，盡管他們的具體實現(xiàn)手法不同。為了讀者能夠更好的理解本文，下面我們就對這兩種技術(shù)進(jìn)行簡單的介紹。a.應(yīng)變硅技術(shù)        注意圖3中的“啟用eSiGe(嵌入式硅鍺)材料”，指的便是專門用于改善傳統(tǒng)平面型晶體管管溝道性能的應(yīng)變硅技術(shù)中的一種，應(yīng)變硅技術(shù)的實質(zhì)是改善

6、溝道中空穴/電子流動的速度。圖3        eSiGe技術(shù)主要面向PMOS管，其原理是在PMOS管的漏源區(qū)外延生長一層晶格常數(shù)(即晶格原子之間的距離)比PMOS溝道中硅材料的晶格常數(shù)更大的SiGe層，以此來生成對PMOS管溝道壓縮應(yīng)力的技術(shù)，其原理如圖3所示。根據(jù)研究，當(dāng)向PMOS管溝道施加縱向(即柵極寬度方向)的壓縮應(yīng)力時，可以大大改善溝道的載流子移動性，提升效率。        PMOS是指N型襯底、P溝道，靠空穴的流動運(yùn)送電流的MOS管，全稱為P

7、-channel Metal Oxide Semiconductor FET；NMOS是指P型襯底，N溝道，依靠電子的流動來運(yùn)行電流的MOS管。全稱為N-channel Metal Oxide Semiconductor FET。b.HKMG技術(shù)        HKMG是以High-K絕緣層替代傳統(tǒng)的SiO氧化層，并以金屬材料柵極替換舊有的硅材料柵極的一項技術(shù)，這項技術(shù)主要有助于晶體管開關(guān)速度的提升，并可減小柵極的漏電流。我們可以看到，Intel、AMD和臺積電都在自己的制程工藝規(guī)劃中加入了HKMG技術(shù)，說明這項技術(shù)得到了三

8、巨頭的普遍認(rèn)可。圖4是Intel 45nm制程N(yùn)MOS管的HKMG結(jié)構(gòu)實物圖：因為篇幅有限再加上這兩個技術(shù)點(diǎn)非常復(fù)雜，這里就不對應(yīng)變硅和HKMG進(jìn)行展開描述了。圖4        看到這里可能你會問，應(yīng)變硅和HKMG技術(shù)不就可以讓傳統(tǒng)平面型晶體管一直延續(xù)下去了嗎？非也，當(dāng)制程下降到15nm以下后，傳統(tǒng)平面型晶體管本身的技術(shù)壁壘將成為很難逾越的大山，除非在這段時間內(nèi)又有新的“奇兵”技術(shù)出現(xiàn)。傳統(tǒng)平面型晶體管技術(shù)的瓶頸        盡管應(yīng)變硅和HKMG技術(shù)曾

9、經(jīng)相當(dāng)有效，而且在過去的一段時間里也起到了成功延續(xù)傳統(tǒng)平面型晶體管壽命的重要作用，但以柵極寬度為代表的關(guān)鍵尺寸的不斷減小所帶來的負(fù)面效應(yīng)已經(jīng)越來越明顯。圖5        首先，當(dāng)柵極寬度減小到一定程度后，如圖5所示，溝道的寬度(圖中的L)也必然隨之縮小，此時由于源、漏極區(qū)覆蓋的耗盡層寬度(圖中的XdS和XdD)在整個溝道中所占的比重增大，與溝道耗盡層重合程度也越來越大，這便會導(dǎo)致所謂的短溝道效應(yīng)(SCE)。什么是短溝道效應(yīng)？        隨著MOSFE

10、T溝道長度不斷縮短，使得MOSFET出現(xiàn)了一系列在長溝道模型中得不到反映的現(xiàn)象，而這些原來可以忽略的效應(yīng)變得愈發(fā)顯著，甚至成為影響性能的主導(dǎo)因素，這種現(xiàn)象的統(tǒng)稱即為短溝道效應(yīng)。短溝道效應(yīng)的壞處多多，首先是容易造成柵極門限電壓Vt的上升，使管子的功耗增加；其次是可造成熱載流子效應(yīng)，影響器件壽命，另外還有可能造成管子無法關(guān)斷，溝道中載流子遷移率下降等問題。        為了控制短溝道效應(yīng)，人們不得不向溝道中摻雜磷、硼等雜質(zhì)元素，這便導(dǎo)致用于控制管子開關(guān)的門限電壓Vt的上升，同時還會降低溝道中空穴/電子流動的速度，造成管子速度的

11、下降。而且用來向溝道中摻雜雜質(zhì)的離子注入工藝也存在很難控制的問題，很容易造成管子門限電壓過大等不良結(jié)果。其次，傳統(tǒng)的SiGe PMOS應(yīng)變硅技術(shù)也開始面臨瓶頸，以Intel為例，截至目前為止，其應(yīng)變硅技術(shù)在32nm制程節(jié)點(diǎn)中已經(jīng)發(fā)展到了第4代。在Intel的第4代應(yīng)變硅技術(shù)中，PMOS管漏源區(qū)內(nèi)的eSiGe層摻雜的Ge元素比例也已經(jīng)達(dá)到了40%的水平。很難再為溝道提供更高級別的應(yīng)變。第三，柵極氧化物的厚度方面也將出現(xiàn)發(fā)展瓶頸問題。仍以Intel為例，其HKMG技術(shù)在32nm制程節(jié)點(diǎn)中已經(jīng)發(fā)展到了第二代，其第二代HKMG技術(shù)中High-K絕緣層的厚度已經(jīng)被減小到0.9nm的水平。圖6：圖中下方V

12、t線為門限電壓，上方兩根線為管子飽和電流和輸入電流，制程越發(fā)展，工藝控制越困難。        IBM研發(fā)中心的高管Bruce Doris表示，柵極氧化物厚度減薄的速度已經(jīng)很難再跟上柵極寬度縮小的步伐。而Intel公司負(fù)責(zé)制程技術(shù)的經(jīng)理Mark Bohr也表示，Intel對現(xiàn)有結(jié)構(gòu)的部分耗盡式平面型晶體管技術(shù)能否繼續(xù)沿用到15nm制程節(jié)點(diǎn)感到“非常悲觀”。        最后，其它一些傳統(tǒng)平面型晶體管所面臨的問題也將越來越難解決。工作電壓的不斷升高，使芯片

13、的功耗控制變得越來越困難；而且關(guān)鍵尺寸的縮小還會導(dǎo)致漏/源極電阻的不斷增大。突破傳統(tǒng)平面型晶體管技術(shù)瓶頸的思路和方向        目前占主流地位的思路是放棄傳統(tǒng)的平面型晶體管技術(shù)，想辦法減小溝道區(qū)的厚度，消除溝道中耗盡層底部的中性層，讓溝道中的耗盡層能夠填滿整個溝道區(qū)這便是所謂的全耗盡型(Fully Depleted：FD)晶體管，而傳統(tǒng)的平面型晶體管則屬于部分耗盡型(Partialiy Depleted：PD)晶體管，兩者之間的區(qū)別如圖7所示：圖7：中性層消失后，溝道厚度降低，進(jìn)一步抑制短溝道效應(yīng)，漏電流大大降低，同時還

14、具有具有載流子遷移率增大，電流驅(qū)動能力提高的優(yōu)勢，這都為進(jìn)一步降低功耗打下了扎實的基礎(chǔ)。        不過，要制造出全耗盡型晶體管，要求溝道所處的硅層厚度極薄，這樣才有可能形成全耗盡式的結(jié)構(gòu)。傳統(tǒng)的制造工藝，特別是傳統(tǒng)基于體硅的制造工藝很難造出符合要求的結(jié)構(gòu)，即便對新興的SOI工藝而言，溝道硅層的厚度也很難控制在較薄的水平。另外一種相對較新的思路則是在晶體管的平面型工藝技術(shù)不作太大變化的條件下，轉(zhuǎn)而開發(fā)全新的晶體管材料。        不論是以上哪一種方

15、式，都要求芯片制造商轉(zhuǎn)而尋求其它的晶體管結(jié)構(gòu)形式或制造材料，而這也意味著業(yè)界未來一段時間內(nèi)的研發(fā)重心將從應(yīng)變硅和HKMG等技術(shù)轉(zhuǎn)向新型晶體管結(jié)構(gòu)和新材料的研制方面。        Gartner的分析師Dean Freeman為此表示，目前半導(dǎo)體業(yè)界所面臨的情況與1980年代非常類似，當(dāng)時業(yè)界為了擺脫面臨的發(fā)展瓶頸，開始逐步采用CMOS技術(shù)來制造內(nèi)存和邏輯芯片，從而開創(chuàng)了半導(dǎo)體業(yè)界的新紀(jì)元。放棄傳統(tǒng)平面型晶體管技術(shù)        圍繞如何實現(xiàn)全耗盡型晶體管

16、和開發(fā)新型晶體管材料這兩個中心思想，以Intel/IBM為首的CPU制造廠商發(fā)展出了三種解決方案，分別是轉(zhuǎn)向立體型晶體管結(jié)構(gòu)，轉(zhuǎn)向全耗盡型ETSOI(FD-ETSOI)技術(shù)以及轉(zhuǎn)向III-V族技術(shù)，以下我們便為大家一一介紹這三種方案。解決方案一：轉(zhuǎn)向立體型晶體管結(jié)構(gòu)a.什么是立體型晶體管        立體型晶體管結(jié)構(gòu)(有的材料中也稱為垂直型晶體管)指的是管子的漏/源極和柵極的橫截面并不位于同一平面內(nèi)的技術(shù)，Intel的三門晶體管(Tri-gate)技術(shù)，以及IBM/AMD的Finfet技術(shù)均屬立體型晶體管結(jié)構(gòu)一類。其中In

17、tel的三門晶體管技術(shù)盡管名字里面不含F(xiàn)infet字樣，但其實質(zhì)仍屬Finfet結(jié)構(gòu)，只不過由于Intel采用的是三柵極配置的Finfet，而IBM/AMD準(zhǔn)備的是使用雙柵極配置的Finfet技術(shù)，因此為了區(qū)別于對手，同時又顯示出自家技術(shù)的特色，因此便造成了兩家立體結(jié)構(gòu)晶體管技術(shù)命名上的區(qū)別。        圖8、圖9是Intel公司三門晶體管結(jié)構(gòu)的原理圖，柵極縱剖圖以及實物放大圖片：圖8圖9        IBM/AMD公司的FinFET結(jié)構(gòu)則與Inte

18、l的三門結(jié)構(gòu)大同小異，只不過柵極數(shù)量改為2，而且是基于SOI結(jié)構(gòu)而已，其FinFET結(jié)構(gòu)的縱剖圖如圖10。圖10：注意柵極數(shù)量與Intel三門結(jié)構(gòu)的區(qū)別，以及溝道底部SOI BOX結(jié)構(gòu)與體硅結(jié)構(gòu)中硅基體的區(qū)別。        轉(zhuǎn)向立體型晶體管結(jié)構(gòu)之后，由于溝道區(qū)不再包含在體硅或SOI中，而是從這些結(jié)構(gòu)中獨(dú)立出來，因此可以采取蝕刻等方式制作出厚度極薄的高質(zhì)量全耗盡型溝道，這樣傳統(tǒng)平面型晶體管所面臨的許多問題均可迎刃而解。不過，從傳統(tǒng)平面型與立體型晶體管的構(gòu)造對比我們便可以看出，立體型晶體管所用的制造工藝與傳統(tǒng)的平面型晶體管存在

19、較大的差別，制造工藝的復(fù)雜程度也比后者高出許多，因此盡管有關(guān)的技術(shù)多年前便已經(jīng)被提出，但要想在短時間內(nèi)轉(zhuǎn)向立體型晶體管技術(shù)難度是非常大的，各家在采用這種新技術(shù)之前也總是小心翼翼。接下來我們來了解一下Intel/AMD方面轉(zhuǎn)向立體型結(jié)構(gòu)的計劃。        按Intel的脾氣，他們一向?qū)υ谘永m(xù)平面型晶體管技術(shù)壽命方面較有優(yōu)勢的SOI工藝保持抗拒的態(tài)度。不過最近他們的口風(fēng)不再一貫式的強(qiáng)硬，Intel的制程技術(shù)經(jīng)理Mark Bohr表示：“我們要找的是一種性價比最高的方案，不管是SOI或者其它的什么技術(shù)，只要某種技術(shù)能夠帶來額外

20、的性能提升或較低的功耗，那么我們就會采用這些技術(shù)。”而Intel前技術(shù)經(jīng)理Scott Thompson預(yù)計Intel最終會選擇采用三門結(jié)構(gòu)晶體管制程工藝，而其它的廠商則會因為FinFET結(jié)構(gòu)的制程工藝復(fù)雜性而對FinFET望而卻步。b.Intel何時轉(zhuǎn)向三門技術(shù)        據(jù)Intel表示，在32nm制程的下一代22nm制程產(chǎn)品中，他們?nèi)詫⒗^續(xù)采用傳統(tǒng)基于體硅的平面型晶體管結(jié)構(gòu)(此前曾有傳言稱 Intel會在22nm制程中轉(zhuǎn)向立體結(jié)構(gòu)的三門晶體管技術(shù))，他們計劃于2011年年底正式推出22nm制程技術(shù)。而在2009年9月

21、，Intel已經(jīng)展示過一款采用22nm制程技術(shù)制造的SRAM芯片，這種芯片的存儲密度為364Mb/inch2，內(nèi)含29億個晶體管，并且采用了Intel第三代Gate-last HKMG制程技術(shù)，柵極絕緣層和金屬柵極的主要部分在制造工序的最后幾個工步制造成型，避開前面的高溫退火工步(45/32nm中使用的前代技術(shù)則只有金屬柵極才在最后幾個工步制造成型)。        至于15nm制程節(jié)點(diǎn)，Intel目前則正在考慮要采用哪些新的制程技術(shù)以滿足要求，Intel的制程技術(shù)經(jīng)理Mark Bohr表示：“全耗盡技術(shù)對降低芯片的功耗非常

22、有效?！?Intel目前正在考慮除此之外的多種可行性方案，比如是轉(zhuǎn)向三門晶體管技術(shù)或者是轉(zhuǎn)向全耗盡+平面型晶體管技術(shù)等等。Intel預(yù)計會在今年年中就15nm制程節(jié)點(diǎn)將采用哪一種新技術(shù)做出最后的決定。c.IBM/AMD何時轉(zhuǎn)向新技術(shù)        相比之下，IBM陣營方面則與Intel稍有不同，由于采用較為獨(dú)特的SOI技術(shù)，加上最近他們在超薄ETSOI開發(fā)方面取得了一些進(jìn)展，因此在延續(xù)平面型晶體管壽命方面具備一些得天獨(dú)厚的優(yōu)勢。不過，出于行文流暢方面的考慮，我們準(zhǔn)備將有關(guān)FD-ETSOI的說明放到文章的下一節(jié)闡述。這里我們可

23、以先明確的一點(diǎn)是，IBM/AMD公司已經(jīng)開始考慮要在22nm/15nm制程節(jié)點(diǎn)開始使用全耗盡型SOI技術(shù)(FD-ETSOI)，不過FD-ETSOI的下一步(15nm或更高規(guī)格制程)，則仍然會轉(zhuǎn)向基于Finfet的立體型晶體管結(jié)構(gòu)。        據(jù)AMD公司的CPU代工生產(chǎn)商GlobalFoundries公司的高管Pellerin表示：“在ETSOI技術(shù)發(fā)展的下一步很可能會開始啟用FinFET立體型晶體管結(jié)構(gòu)，兩者的關(guān)系就像我們從PD-SOI過渡到FD-E TSOI那樣。我看不出來ETSOI和FinFET兩種技術(shù)之間存在什么

24、矛盾之處，而且采用平面型結(jié)構(gòu)ETSOI技術(shù)所能達(dá)到的晶體管密度總會出現(xiàn)發(fā)展瓶頸，而FinFET則可以解決這種問題?！?.解決方案二：轉(zhuǎn)向全耗盡型        ETSOI(FD-ETSOI)技術(shù)正如我們上文所介紹的那樣，雖然立體型晶體管結(jié)構(gòu)具有很多優(yōu)點(diǎn)，但其制造工藝的復(fù)雜性則會令不少廠商望而卻步，如果能繼續(xù)延續(xù)平面型工藝的壽命，那么無論在風(fēng)險還是成本方面的擔(dān)憂都會大大減小。這便是IBM公司推出全耗盡型超薄SOI(FDETSOI)的目的所在。IBM 公司2009年12月份曾經(jīng)展示了一種基于ETSOI(Extremel

25、y Thin SOI：超薄SOI)的22nm制程FD-ETSOI工藝，并在IEDM2009會議上展示了22nm FDETSOI晶體管制造流程圖(圖11)：圖11        IBM專家表示：“我們采用的是不會損害ETSOI層的就地?fù)诫s技術(shù)(in-situ doping)。我們首先生成柵極隔離層；然后在漏源區(qū)用外延技術(shù)沉積生長出漏/源極，形成外延層并在漏/源極的生長過程中同時就地?fù)诫s所需的雜質(zhì)元素；此后我們會對晶體管進(jìn)行加熱處理，令漏源極中的摻雜原子向溝道方向擴(kuò)散，形成擴(kuò)散層(圖11中的ext)。而加熱處理過程中我們使用的尖

26、峰退火技術(shù)(Spike Anneal)則不會對ETSOI層的結(jié)構(gòu)造成不必要的損害?！蹦敲催@個如此強(qiáng)大的FD-ETSOI工藝，其晶體管結(jié)構(gòu)是怎樣的呢？圖12        如圖12可見，這種22nm FDETSOI工藝的本質(zhì)是將位于埋入式氧化物(BOX)上方的SOI層的厚度縮小到極低的水平，使用這種技術(shù)之后，22nm制程中的SOI層的厚度僅有6.3nm，而傳統(tǒng)的SOI層厚度通常在 20nm以上，發(fā)展到15nm制程，SOI層的厚度還可以進(jìn)一步被縮小到5nm左右。極薄的SOI層厚度保證了全耗盡設(shè)計的實現(xiàn)。當(dāng)然，如此薄厚度的SOI層

27、制作起來并非易事，要想將整片晶圓上的SOI層厚度控制在一定的誤差水平之內(nèi)，其制作難度可想而知。據(jù)IBM表示，目前由Soitec公司提供，能用于制造ETSOI產(chǎn)品的SOI晶圓數(shù)量仍十分有限，不過他們已經(jīng)可以把這種SOI層的厚度誤差控制在±5埃左右。除了對晶圓廠商提出了較高的要求之外，F(xiàn)D-ETSOI技術(shù)還存在其它的難點(diǎn)，由于SOI層的厚度極薄，因此很容易受到損壞。而且為了避免對SOI層造成損壞，在制造漏/源極時不能采用傳統(tǒng)破壞性較強(qiáng)的離子注入技術(shù)，必須采用就地?fù)诫s技術(shù)(In-situ Doping)。       

28、隸屬IBM技術(shù)同盟的GobalFoundries的技術(shù)開發(fā)經(jīng)理John Pellerin表示，F(xiàn)D-SOI技術(shù)從應(yīng)用結(jié)構(gòu)上看與現(xiàn)有的PD-SOI技術(shù)非常相近，“我們只需要把SOI層的厚度變薄，并想辦法解決ETSOI帶來的一些問題即可，其它的部分則和傳統(tǒng)的制造工藝基本相同?！碑?dāng)然ETSOI技術(shù)仍有許多其他的問題需要解決，比如如何減小器件的寄生電阻等。        盡管憑借FD-ETSOI技術(shù)仍可暫時延長平面型晶體管工藝的壽命，但要真正將這種技術(shù)投入實用同樣需要解決很多難題，故FD-ETSOI技術(shù)仍可算得上是對傳統(tǒng)制造技術(shù)的一

29、次較大變革。2.繼續(xù)ETSOI的輔助技術(shù)：SiC應(yīng)變硅技術(shù)        說到IBM的22nm FD-ETSOI技術(shù)，便不能不提其中采用的一種輔助型應(yīng)變硅技術(shù)SiC。與我們前面提到的eSiGe類似，這也是一種應(yīng)變硅技術(shù)，所不同的是eSiGe面向的對象是PMOS管中的溝道，而SiC則面向NMOS管中的溝道。        與eSiGe能為PMOS管溝道的縱向方向施加應(yīng)變力的道理相反，由于C原子的體積比Si原子小，因此SiC化合物的晶格常數(shù)比Si小，這樣當(dāng)把S

30、iC層嵌入NMOS管的漏源極之后，便可對溝道縱向方向施加拉伸應(yīng)變力，如圖13所示：圖13        IBM在描述自己的FD-ETSOI工藝時曾經(jīng)提到，他們會在沉積NMOS管的漏源極時向極內(nèi)摻雜碳雜質(zhì)。而且另外一家IBM工藝技術(shù)聯(lián)盟的成員Applied Mater ials公司也分別在IEDM2008和2009年的Semicon會展上兩次強(qiáng)調(diào)了這種SiC應(yīng)變硅技術(shù)的可行性。那么外界對SiC技術(shù)的評價如何呢？        有趣的是，Intel過去也曾經(jīng)對

31、SiC技術(shù)進(jìn)行了深入的研究，不過他們現(xiàn)在似乎完全改變了對待SiC應(yīng)變硅技術(shù)的態(tài)度，Intel過去曾經(jīng)表示他們將有望使用SiC應(yīng)變硅技術(shù)，不過最近Intel公司的有關(guān)人員在IEDM2009會議中接受采訪時則表示不愿意就Intel在SiC應(yīng)變硅技術(shù)方面取得的進(jìn)展發(fā)表任何評論。而會上代表Intel做有關(guān)Intel 32nm制程技術(shù)演講的Paul Packan則在演講后回答記者提問的環(huán)節(jié)干脆沒有理會一位記者提出的有關(guān)SiC應(yīng)變硅技術(shù)在32nm制程N(yùn)MOS結(jié)構(gòu)中應(yīng)用狀況的問題。        GlobalFoundries公司的Pel

32、lerin表示：“我們正在關(guān)注SiC應(yīng)變硅技術(shù)，并且正在考慮在我們的22nm制程及更高級別制程中使用這項技術(shù)?！痹谀壳暗墓に嚦叽鐥l件情況下，要想很好地控制漏源區(qū)的離子注入過程將是一項非常復(fù)雜的任務(wù)，而在IBM的FD-ETSOI工藝中，NMOS中使用的SiC應(yīng)變硅技術(shù)則與PMOS中的SiGe應(yīng)變硅技術(shù)一樣是采用外延沉積實現(xiàn)的，不必再為如何控制離子注入而擔(dān)憂。同時這位專家也表示：“如何在NMOS管中應(yīng)用應(yīng)變硅技術(shù)將是另外一個改善晶體管性能的關(guān)鍵技術(shù)?！?.解決方案三：轉(zhuǎn)向III-V族技術(shù)        III-V族技術(shù)是另外一種很有希望的晶體管技術(shù)發(fā)展方向，這種方案的特點(diǎn)是采用位于元素周期表中III-V族元素組成的材料來替代現(xiàn)有MOS