VHDL編寫的數字鐘

1、FPGA課程設計實驗報告題目： VHDL編寫的數字鐘設計 學院： 電子信息學院 專業(yè)： 電子與通訊工程 姓名： 朱振軍 基于FPGA的VHDL數字鐘設計 一、功能介紹 1在七段數碼管上具有時-分-秒的依次顯示。 2時、分、秒的個位記滿十向高位進一，分、秒的十位記滿五向高位進一，小時按24進制計數，分、秒按60進制計數。 3整點報時，當計數到整點時揚聲器發(fā)出響聲。 4時間設置：可以通過按鍵手動調節(jié)秒和分的數值。此功能中可通過按鍵實現(xiàn)整體清零和暫停的功能。 5LED燈循環(huán)顯示：在時鐘正常計數下，LED燈被依次循環(huán)點亮。 待增加功能：1. 實現(xiàn)手動調節(jié)鬧鈴時間，在制定時間使揚聲器發(fā)聲。2. 實現(xiàn)微妙

2、的快速計數功能，可實現(xiàn)暫停、保存當前時間、繼續(xù)計數的功能。二、設計方案 本文數字鐘的設計采用了自頂向下分模塊的設計。底層是實現(xiàn)各功能的模塊，各模塊由vhdl語言編程實現(xiàn)：頂層采用原理圖形式調用。其中底層模塊包括秒、分、時三個計數器模塊、按鍵去抖動模塊、按鍵控制模塊、時鐘分頻模塊、數碼管顯示模塊共7個模塊。設計框圖如下： 圖一 數字鐘系統(tǒng)設計框圖由圖1可以清晰的看到數字鐘系統(tǒng)設計中各功能模塊間連接關系。系統(tǒng)時鐘50MHZ經過分頻后產生1秒的時鐘信號，1秒的時鐘信號作為秒計數模塊的輸入信號，秒計數模塊產生的進位信號作為分計數模塊的輸入信號，分計數模塊的進位信號作為時計數模塊的輸入信號。秒計數模塊、

3、分計數模塊、時計數模塊的計數輸出分別送到顯示模塊。由于設計中要使用按鍵進行調節(jié)時間，而按鍵的動作過程中存在產生得脈沖的不穩(wěn)定問題，所以就牽扯到按鍵去抖動的問題，對此系統(tǒng)中設置了按鍵去抖動模塊，按鍵去抖動模塊產生穩(wěn)定的脈沖信號送入按鍵控制模塊，按鍵控制模塊根據按鍵的動作對秒、分、時進行調節(jié)。 圖二 數字鐘的頂層設計原理圖三、設計過程由數字鐘的頂層設計原理圖可知：系統(tǒng)的外部輸入即為系統(tǒng)的時鐘信號CLK =50MHZ,系統(tǒng)的外部輸出有蜂鳴器信號buzzer，LED顯示信號LED3.1和shan（與按鍵去抖動模塊的o3相連），數碼管顯示信號xianshi7.0，數碼管位選信號xuanze7.0。 下面

4、將對內部功能模塊進行詳細說明；1.分頻模塊pinlv對系統(tǒng)的時鐘50MHZ進行分頻，設置不同長度的計數值，當系統(tǒng)時鐘clk有變化時計數器開始計數，當計數到某個值時輸出一個信號，計數值不同輸出信號的周期也就不同，從而實現(xiàn)了對系統(tǒng)時鐘進行不同的分頻，產生不同頻率的信號。由VHDL語言生成的模塊圖和程序說明如下： 圖三 分頻模塊 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pinlv isport( clk:in std_logic;-系統(tǒng)時鐘輸入端口 clk2ms:out std_l

5、ogic; clk500ms:out std_logic; clk1s:out std_logic);-各頻率信號的輸出端口 end; architecture beh of pinlv isbeginp1:process(clk) 進程p1variable count1:integer range 0 to 49999999;begin if(clk'event and clk='1')then count1:=count1+1;-在clk 的上升沿計數 if count1<=24999999 then clk1s<='0' elsif c

6、ount1<=49999999 then clk1s<='1' else count1:=0;-產生周期為1s的時鐘信號 end if; end if; end process p1;-結束進程p1 p2:process(clk)進程p2 variable count2:integer range 0 to 99999; begin if(clk'event and clk='1')then count2:=count2+1;-在clk上升沿計數 if count2<=49999 then clk2ms<='0'e

7、lsif count2<=99999 then clk2ms<='1'-產生周期為2ms的掃描信號 end if; end if; end process p2;-結束進程p2 p3:process(clk)進程p3 variable count3:integer range 0 to 24999999; begin if(clk'event and clk='1')then count3:=count3+1;在clk上升沿計數 if count3<=12499999 then clk500ms<='0' elsi

8、f count3<=24999999 then clk500ms<='1'else count3:=0;產生周期為500ms的時鐘信號 end if; end if; end process p3; end beh;2按鍵去抖動模塊qudou本設計用到FPGA開發(fā)板上的四個按鍵，由于按鍵有反應時間、抖動的問題，可能當按鍵被按一次時而系統(tǒng)感應到幾次，造成誤差。所以應該進行按鍵消抖的處理，讓每按一次鍵系統(tǒng)只感應到一次按鍵?？梢圆捎密浖訒r，觸發(fā)反相器等方式進行消除抖動，本設計中采用軟件延時的方式。由VHDL語言生成的模塊圖和程序說明如下： 圖四 按鍵去抖動模塊 libr

9、ary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qudou isport(clk,k1,k2,k3,k4:in std_logic;o1,o2,o3,o4:out std_logic);-設置按鍵輸入信號輸出端口end;architecture beh of qudou isbegin process(clk,k1,k2,k3,k4)variable cant1:integer;variable cant2:integer;variable cant3:integer;variable ca

10、nt4:integer;begin if clk'event and clk='1' then if k1='1' then cant1:=0; end if;-設置計數初值 if k2='1' then cant2:=0; end if; -設置計數初值 if k3='1' then cant3:=0; end if; if k4='1' then cant4:=0; end if; -設置計數初值 if cant1>2499999 then o1<='0' else o1&l

11、t;='1'-延時0.5s end if; if cant2>2499999 then o2<='0' else o2<='1' -延時0.5s end if; if cant3>2499999 then o3<='0' else o3<='1' -延時0.5s end if; if cant4>2499999 then o4<='0' else o4<='1' -延時0.5s end if;cant1:=cant1+1; -加一

12、計數cant2:=cant2+1; -加一計數cant3:=cant3+1; -加一計數cant4:=cant4+1; -加一計數 end if;end process;end beh; -設置計數初值在quartus II開發(fā)環(huán)境中進行仿真驗證 圖五 按鍵去抖動仿真效果圖由于0.5s太長，在本仿真中設置了很小的一個量10clk，從圖中可以看出基本實現(xiàn)了按鍵去抖動的效果。無論按鍵怎么抖動，輸出總是保持穩(wěn)態(tài)10clk，當下一個觸發(fā)來了以后，就可以觸發(fā)單穩(wěn)態(tài)。3，按鍵控制模塊self1本設計中使用了兩個按鍵進行對時鐘的暫停和調秒操作，當ok2按下時時鐘暫停，再按ok3則進行秒個位的加一計數，每按一

13、次進行加一處理。當調節(jié)好時間后，在按ok2鍵重新開始計數。由VHDL語言生成的模塊圖和程序說明如下： 圖六 按鍵控制模塊 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity self1 isport(c:in std_logic;ok2:in std_logic;ok3:in std_logic;ck:out std_logic);end ;-設置端口architecture bea of self1 issignal m:std_logic;signal t:std_logic;beg

14、inp1:process(ok2,ok3,c)ok2和ok3觸發(fā)進程beginif ok2'event and ok2='0' then m<=not m;-由ok2 的動作產生m的電平信號 end if; if m='1' then ck<=not(ok3);-把按鍵ok3的脈沖信號給輸出 else ck<=c;-否則把正常計數時鐘給輸出 end if;end process p1;-結束進程end bea;4，秒、分六十進制模塊cantsixty本設中秒、分的六十進制是由個位的十進制和十位的六進制進行組合實現(xiàn)的。當個位記到9時自動向

15、高位進一，同時個位自動清零。當十位記到5并且個位記到9時，自動產生一個進位脈沖，同時個位和十位分別從零開始重新計數。由VHDL語言生成的模塊圖和程序說明如下： 圖七 六十進制模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cantsixty isport(clk:in std_logic; reset:in std_logic; out1:out std_logic_vector(3 downto 0); out2:out std_logic_vector(3 downto 0)

16、; c:out std_logic); end;architecture beh of cantsixty issignal ss1,ss2:std_logic_vector( 3 downto 0);beginp1:process(clk,reset) beginif(reset='0')then ss1<="0000"ss2<="0000" elsif(clk'event and clk='1')then if ss1="1001" and ss2="0101"

17、; then c<='1'-當計數到59時產生進位信號 else c<='0'-否則不產生 end if; if ss1="1001" then ss1<="0000" if ss2="0101" then ss2<="0000" else ss2<=ss2+1; end if; else ss1<=ss1+1;-計數過程 end if;end if;end process p1;-結束進程out1<=ss1;out2<=ss2;-把信

18、號送輸出end beh;在quartus II開發(fā)環(huán)境中進行仿真驗證： 圖八 六十進制波形仿真圖由上圖可見，當1s的時鐘信號加入時，個位out1從0到9不斷循環(huán)，而且當個位out1記到9時產生一個進位信號 使十位out2加一，以此類推就實現(xiàn)了六十進制計數?；具_到了正確計數的理想效果。5.時計數模塊hourtwenty時計數模塊是二十四進制相對復雜一點，因為當十位0或著1時個位需要記到9并產生進位信號，當十位是2時，個位記到3時，就全部從零開始重新計數。即是在十位為不同值時個位兩種計數過程。由VHDL語言生成的模塊圖和程序說明如下： 圖九 二十四進制波形仿真圖 在quartus II開發(fā)環(huán)境中

19、進行仿真驗證： 圖十 二十四進制波形仿真圖 由上圖看出十位為0或1時，個位記到9時，十位才進行加一計數，但當十位為2時，個位記到3時，十位變成了0，個位又從0重新開始計數，這樣就實現(xiàn)了二十四進制的計數。從圖形的顯示波形可知，設計基本達到了正確計數的功能。6.秒、分、時組合后的仿真驗證 把設計的秒、分、時模塊連接起來，再通過仿真驗證，各模塊間的進位是否正確連接后的原理圖如下 圖十一 秒、分、時組合后原理圖在quartus II開發(fā)環(huán)境中進行仿真驗證： 圖十二 組合后波形仿真圖由于需要設置很長的仿真時間，才能完全觀察到進位信號，本次仿真只截取了一小部分，觀察不到分模塊向時模塊的進位。由仿真結果圖可

20、以看到，秒模塊向分鐘模塊的正常進位，以及分模塊的正常計數，所以各模塊連接后的計數狀態(tài)也符合設計的要求，基本實現(xiàn)了正常計數。7 .數碼管顯示模塊 本模塊中包含數碼管的段選和位選設計，Led燈循環(huán)設計，以及整點報時的設計。模塊的輸入信號有數碼管掃描頻率clk2ms，秒、分、時各模塊的個位和十位輸入，以及由分模塊向時模塊產生的進位脈沖信號。由VHDL語言生成的模塊圖和程序說明如下： 圖十三 數碼管顯示原理圖 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qudong isport(s1,

21、s2,m1,m2,h1,h2:in std_logic_vector(3 downto 0); clk2ms: in std_logic; xiang:in std_logic; led:out std_logic_vector(3 downto 1); buzzer:out std_logic; xianshi:out std_logic_vector(7 downto 0); xuanze:out std_logic_vector( 7 downto 0); end qudong; architecture behav of qudong issignal sel:std_logic_ve

22、ctor( 2 downto 0);signal A:std_logic_vector( 3 downto 0);signal t:std_logic_vector ( 11 downto 0);signal f:std_logic_vector(1 downto 0);signal count1:std_logic_vector(1 downto 0);beginp1:process(clk2ms)beginif clk2ms'event and clk2ms='1' then sel<=sel+1;t<=t+1; if t="110010000

23、000" then t<=(others=>'0');end if;end if;f<=t(11)&t(10);if f="01" then led(3)<='0'else led(3)<='1'end if;if f="10" then led(2)<='0'else led(2)<='1'end if;if f="11" then led(1)<='0' else led

24、(1)<='1'end if;-led的循環(huán)顯示設計end process p1;p2:process(sel,s1,s2,m1,m2,h1,h2)begincase sel iswhen "000" =>xuanze<="11111110" A<=s1;-秒個位在數碼管1上顯示when "001" =>xuanze<="11111101" A<=s2;-秒十位在數碼管2上顯示when "010" =>xuanze<=&quo

25、t;11111011" A<="1010"-數碼管3上顯示橫杠when "011" =>xuanze<="11110111" A<=m1;-分個位在數碼管4上顯示when "100" =>xuanze<="11101111" A<=m2;-分十位在數碼管5上顯示when "101" =>xuanze<="11011111" A<="1011"-數碼管6上顯示橫杠whe

26、n "110" =>xuanze<="10111111" A<=h1;-時個位在數碼管7上顯示when "111" =>xuanze<="01111111" A<=h2;-時十位在數碼管8上顯示when others =>null;end case;end process p2;p3:process(A)begincase A iswhen "0000" => xianshi <="11000000"-顯示0 when &

27、quot;0001" => xianshi <="11111001" -顯示1 when "0010" => xianshi <="10100100" -顯示2 when "0011" => xianshi <="10110000" -顯示3 when "0100" => xianshi <="10011001" -顯示4 when "0101" => xianshi &l

28、t;="10010010" -顯示5 when "0110" => xianshi <="10000010" -顯示6 when "0111" => xianshi <="11111000" -顯示7 when "1000" => xianshi <="10000000" -顯示8 when "1001" => xianshi <="10010000" -顯示9 when "1010&qu