《數(shù)字系統(tǒng)設計》總復習題

1、數(shù)字系統(tǒng)設計復習題一、選擇題1. 一個項目的輸入輸出端口是定義在 。A. 實體中B. 結構體中C. 任何位置 D. 進程體2. 描述項目具有邏輯功能的是 。A. 實體B. 結構體C. 配置D. 進程3. 關鍵字ARCHITECTURE定義的是 。A. 結構體B. 進程C. 實體D. 配置4. MAXPLUSII中編譯VHDL源程序時要求 。A. 文件名和實體可以不同名 B. 文件名和實體名無關C. 文件名和實體名要相同 D. 不確定5. 1987標準的VHDL語言對大小寫是 。A. 敏感的B. 只能用小寫C. 只能用大寫D. 不敏感6. 關于1987標準的VHDL語言中，標識符描述正確的是 。

2、A. 必須以英文字母開頭 B. 可以使用漢字開頭C. 可以使用數(shù)字開頭 D. 任何字符都可以7. 關于1987標準的VHDL語言中，標識符描述正確的是 。A. 下劃線可以連用 B. 下劃線不能連用C. 不能使用下劃線 D. 可以使用任何字符8. 符合1987VHDL標準的標識符是 。A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標準的標識符是 。A. a_2_3 B. a_2C. 2_2_a D. 2a10. 不符合1987VHDL標準的標識符是 。A. a_1_in B. a_in_2C. 2_a D. asd_111. 不符合1987VHDL標準的標識符是 。

3、A. a2b2 B. a1b1C. ad12 D. %5012. VHDL語言中變量定義的位置是 。A. 實體中中任何位置 B. 實體中特定位置C. 結構體中任何位置 D. 結構體中特定位置13. VHDL語言中信號定義的位置是 。A. 實體中任何位置 B. 實體中特定位置C. 結構體中任何位置 D. 結構體中特定位置14. 變量是局部量可以寫在 。A. 實體中 B. 進程中 C. 線粒體D. 種子體中15. 變量和信號的描述正確的是 。A. 變量賦值號是:= B. 信號賦值號是:=C. 變量賦值號是= D. 二者沒有區(qū)別16. 變量和信號的描述正確的是 。A.變量可以帶出進程B.信號可以帶出

4、進程C.信號不能帶出進程D.二者沒有區(qū)別17. 關于VHDL數(shù)據(jù)類型，正確的是 。A. 數(shù)據(jù)類型不同不能進行運算 B. 數(shù)據(jù)類型相同才能進行運算C. 數(shù)據(jù)類型相同或相符就可以運算 D. 運算與數(shù)據(jù)類型無關18. 下面數(shù)據(jù)中屬于實數(shù)的是 。A. 4.2 B. 3C.1D. “11011”19. 下面數(shù)據(jù)中屬于位矢量的是 。A. 4.2 B. 3C. 1D. “11011”20. 關于VHDL數(shù)據(jù)類型，正確的是 。A. 用戶不能定義子類型 B. 用戶可以定義子類型C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個答案都是錯誤的21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 。A.STD_LOGICB.S

5、TD_LOGIC_VECTORC.BITD. 前面三個答案都是錯誤的22. STD_LOGIG_1164中定義的高阻是字符 。A. XB. xC. zD. Z23. STD_LOGIG_1164中字符H定義的是 。A. 弱信號1B.弱信號0C.沒有這個定義 D.初始值24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時 。A. 可以直接調(diào)用 B. 必須在庫和包集合中聲明C. 必須在實體中聲明 D. 必須在結構體中聲明25. 關于轉化函數(shù)正確的說法是 。A.任何數(shù)據(jù)類型都可以通過轉化函數(shù)相互轉化 B.只有特定類型的數(shù)據(jù)類型可以轉化C.任何數(shù)據(jù)類型都不能轉化 D.前面說法都是錯誤的26. VH

6、DL運算符優(yōu)先級的說法正確的是 。A. 邏輯運算的優(yōu)先級最高 B. 關系運算的優(yōu)先級最高C. 邏輯運算的優(yōu)先級最低 D. 關系運算的優(yōu)先級最低27. VHDL運算符優(yōu)先級的說法正確的是 。A. NOT的優(yōu)先級最高 B. AND和NOT屬于同一個優(yōu)先級C. NOT的優(yōu)先級最低 D. 前面的說法都是錯誤的28. VHDL運算符優(yōu)先級的說法正確的是 。A. 括號不能改變優(yōu)先級 B. 不能使用括號C. 括號的優(yōu)先級最低 D. 括號可以改變優(yōu)先級29. 如果a=1,b=0，則邏輯表達式（a AND b） OR（ NOT b AND a）的值是 。A.0 B.1C.2D.不確定30. 關于關系運算符的說法

7、正確的是 。A. 不能進行關系運算 B. 關系運算和數(shù)據(jù)類型無關C. 關系運算數(shù)據(jù)類型要相同 D. 前面的說法都錯誤31. 轉換函數(shù)TO_BITVECTOR(A)的功能是 。 A. 將STDLOGIC_VECTOR轉換為BIT_VECTOR B. 將REAL轉換為BIT_VECTORC. 將TIME轉換為BIT_VECTOR D. 前面的說法都錯誤32. VHDL中順序語句放置位置說法正確的是 。A. 可以放在進程語句中B. 可以放在子程序中C. 不能放在任意位置 D. 前面的說法都正確33. 不屬于順序語句的是 。A.IF語句B.LOOP語句 C.PROCESS語句D.CASE語句34. 正

8、確給變量X賦值的語句是 。A. X=A+B; B. X:=A+b; C. X=A+B;D. 前面的都不正確35. EDA的中文含義是 。A. 電子設計自動化 B. 計算機輔助計算C. 計算機輔助教學 D. 計算機輔助制造36. 可編程邏輯器件的英文簡稱是 。A. FPGA B. PLAC. PALD. PLD37. 現(xiàn)場可編程門陣列的英文簡稱是 。A. FPGAB. PLAC.PAL D.PLD38. 基于下面技術的PLD器件中允許編程次數(shù)最多的是 。A.FLASHB.EEROMC.SRAMD.PROM39. 在EDA中，ISP的中文含義是 。A.網(wǎng)絡供應商B.在系統(tǒng)編程C.沒有特定意義D.使

9、用編程器燒寫PLD芯片40. 在EDA中，IP的中文含義是 。A. 網(wǎng)絡供應商B. 在系統(tǒng)編程C. 沒有特定意義 D. 知識產(chǎn)權核41. EPF10K20TC144-4具有多少個管腳 。A.144個 B.84個C.15個 D.不確定42. EPF10K20TC144-X器件，如果X的值越小表示 。A. 器件的工作頻率越小 B. 器件的管腳越少C. 器件的延時越小 D. 器件的功耗越小43. 如果a=1,b=1，則邏輯表達式（a XOR b） OR（ NOT b AND a）的值是 。A.0 B.1 C.2 D.不確定44. 執(zhí)行下列語句后Q的值等于 。SIGNAL E: STD_LOGIC_V

10、ECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E 1 , 4 =0 , OTHERS= 1);Q E(2), 4=E(3), 5=1, 7= E(5), OTHERS=E (4);A.“11011011”B.“00101101” C.“11011001” D.“00101100”45. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯誤原因是 。A. 信號聲明缺少分號。B.

11、 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。46. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: choice value length must match selector expression_r value length其錯誤原因是 。A. 表達式寬度不匹配。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。47. MAX+PLUSII的設計文件不能直接保存在 。A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄

12、48. MAXPLUS II是哪個公司的軟件 。A. ALTERA B. ATMELC. LATTICE D. XILINX49. MAXPLUS II不支持的輸入方式是 。A. 文本輸入 B. 原理圖輸入C. 波形輸入 D. 矢量輸入50. MAXPLUSII中原理圖的后綴是 。A. DOC B. GDF C. BMPD. JIF51. 在一個VHDL設計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。 。A.idata = “00001111”;B.idata = b”0000_1111”;C.idata = X”AB”D. idata

13、= B”21”;52. 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是 。A.if clkevent and clk = 1 thenB.if falling_edge(clk) thenC.if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then53. 下面對利用原理圖輸入設計方法進行數(shù)字電路系統(tǒng)設計的描述中，那一種說法是不正確的。 。A.原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計；B.原理圖輸入設計方法一般是一種自底向上的設計方法；C.原理圖輸入設計方法無法對電路進行功能描述；D.原理圖輸入設計

14、方法也可進行層次化設計。54. 在一個VHDL設計中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個賦值語句是正確的。 。A.idata := 32;B.idata = 16#A0#;C.idata set project to current file B.assignpin/location chipC. nodeenter node from SNF D. filecreate default symbol61. 在EDA工具中，能將硬件描述語言轉換為硬件電路的重要工具軟件稱為 。A.仿真器 B.綜合器 C.適配器D.下載器62. VHDL文本編輯中編譯

15、時出現(xiàn)如下的報錯信息Error: Cant open VHDL“WORK” 其錯誤原因是 。A. 錯將設計文件的后綴寫成 .tdf，而非.vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。63. 在VHDL的CASE語句中，條件句中的“=”不是操作符號，它只相當于 作用。A.IFB.THEN C.ANDD.OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 。A fileset project to current file Bnodeenter node from SNFC assignpin/locat

16、ion chip D filecreate default symbol65. 下列關于信號的說法不正確的是 。A . 信號相當于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。C. 在同一進程中，對一個信號多次賦值，其結果只有第一次賦值起作用。D. 信號在整個結構體內(nèi)的任何地方都能適用。66. 下面哪一個可以用作VHDL中的合法的實體名 。A. OR B. VARIABLE C. SIGNAL D.OUT167. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax

17、error 其錯誤原因是 。A. 錯將設計文件的后綴寫成 .tdf而非 .vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。68. 下列關于變量的說法正確的是 。A. 變量是一個局部量，它只能在進程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個延時。C. 在進程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達式為：目標變量名NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。7

18、0. VHDL中,為目標變量賦值符號是 。A. =:B. = C. = D.:=71. 在VHDL中,可以用語句 表示檢測clock下降沿。A. clock event B. clock event and clock=1C. clock=0 D. clock event and clock=072.在VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOOP語句的局部量， 事先聲明。A. 必須 B. 不必 C. 其類型要 D.其屬性要73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 次。A.8 B.7 C.0D.174. 在VHDL中，PRO

19、CESS結構內(nèi)部是由 語句組成的。A.順序 B. 順序和并行 C. 并行 D.任何75. 執(zhí)行MAX+PLUSII的 命令，可以對設計的電路進行仿真。A.Creat Default Symbol B.CompilerC.Simulator D.Programmer76. 在VHDL中，PROCESS本身是 語句。A. 順序B.順序和并行 C.并行 D.任何77. 下面哪一個是VHDL中的波形編輯文件的后綴名 。A.gdf B. scf C. sys D. tdf78. 在元件例化語句中，用 符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORT MAP（）中的信號名關聯(lián)起來。A. = B.

20、 := C. 79.在VHDL中，含WAIT語句的進程PROCESS的括弧中 再加敏感信號，否則則是非法的。A. 可以B.不能 C. 必須 D. 有時可以80.在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是 。A. 綜合 B. 編譯 C. 仿真 D.被高層次電路設計調(diào)用81.在MAX+PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設計文件是否正確的過程稱為 。A. 編輯 B. 編譯 C. 綜合 D. 編程82. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:VHDL Design File “

21、mux21” must contain an entity of the same name其錯誤原因是 。A. 錯將設計文件的后綴寫成 .tdf 而非 .vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。83. 執(zhí)行下列語句后Q的值等于 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A.“1

22、1011011” B.“00110100” C.“11011001” D.“00101100”84. 綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中， 是錯誤的。A. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網(wǎng)表文件；B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結構用電路網(wǎng)表文件表示的映射過程，并且這種映射關系不是唯一的。D. 綜合是純軟件的轉換過程，與器件硬件結構無關；85. 關于VHDL中的數(shù)字，請找出以下數(shù)字中

23、數(shù)值最小的一個：A. 2#1111_1110# B. 8#276# C.10#170# D.16#E#E186. 以下對于進程PROCESS的說法，正確的是： 。A. 進程之間可以通過變量進行通信B. 進程內(nèi)部由一組并行語句來描述進程功能C. 進程語句本身是并行語句D. 一個進程可以同時描述多個時鐘信號的同步時序邏輯87. 進程中的信號賦值語句，其信號更新是 。A.按順序完成；B.比變量更快完成；C.在進程的最后完成；D.以上都不對。88關于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個： 。A2#1111_1110#B8#276#C0#170#D6#E#E189VHDL語言是一種結構化設計語言

24、；一個設計實體（電路模塊）包括實體與結構體兩部分，結構體描述 。A器件外部特性；B器件的內(nèi)部功能；C器件的綜合約束；E 器件外部特性與內(nèi)部功能。90下列標識符中， 是不合法的標識符。A. State0 B. 9moon C. Not_Ack_0 D. signall91在VHDL中，IF語句中至少應有1個條件句，條件句必須由 表達式構成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER92. 在VHDL中 不能將信息帶出對它定義的當前設計單元。A. 信號 B. 常量 C. 數(shù)據(jù) D. 變量93.在VHDL中，為定義的信號賦初值，應該使用 符號。A. =： B.

25、 = C. := D. =94.在VHDL中，一個設計實體可以擁有一個或多個A. 設計實體 B. 結構體 C. 輸入 D. 輸出95. 執(zhí)行下列語句后Q的值等于 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A.“11011011” B.“00110100” C. “11011001” D.“00101100”96. 在VHDL的IEEE標準庫中，預定義的標準邏輯

26、位STD_LOGIC的數(shù)據(jù)類型中是用 表示的。A小寫字母和數(shù)字 B.大寫字母數(shù)字 C.大或小寫字母和數(shù)字 D.全部是數(shù)字97. 執(zhí)行MAX+PLUSII的 命令，可以為設計電路建立一個元件符號。Acreate default symbol B.simulator C.compilerD.timing analyzer98. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 語句。A 并行和順序 B. 順序C. 并行 D. 不存在的99. 在VHDL的IEEE標準庫中，預定義的標準邏輯數(shù)據(jù)STD_LOGIC有 種邏輯值。A 2 B. 3 C. 9 D.8100.一個能為VHDL綜合器接受，并

27、能作為一個獨立的設計單元的完整的VHDL程序成為 。A 設計輸入 B. 設計輸出 C. 設計實體 D.設計結構二、填空題(一) 在下面橫線上填上合適的vhdl關鍵詞，完成2選1多路選擇器的設計。library ieee;use ieee.std_logic_1164.all; mux21 isport(sel:in std_logic; a,b:in std_logic; q: out std_logic );end mux21; bhv of mux21 isbeginq=a when sel=1 else b;end bhv;(二) 在下面橫線上填上合適的語句，完成bcd-7段led顯示譯

28、碼器的設計。library ieee ;use ieee.std_logic_1164.all;entity bcd_7seg isport( bcd_led : in std_logic_vector(3 downto 0); ledseg : out std_logic_vector(6 downto 0);end bcd_7seg;architecture behavior of bcd_7seg isbeginprocess(bcd_led) if bcd_led=0000 then ledseg=0111111;elsif bcd_led=0001 then ledseg=00001

29、10;elsif bcd_led=0010 then ledseg= ;elsif bcd_led=0011 then ledseg=1001111;elsif bcd_led=0100 then ledseg=1100110;elsif bcd_led=0101 then ledseg=1101101;elsif bcd_led=0110 then ledseg=1111101;elsif bcd_led=0111 then ledseg=0000111;elsif bcd_led=1000 then ledseg=1111111;elsif bcd_led=1001 then ledseg

30、=1101111;else ledseg= ;end if; end process; end behavior;(三) 在下面橫線上填上合適的語句，完成數(shù)據(jù)選擇器的設計。library ieee;use ieee.std_logic_1164.all;entity mux16 isport( d0, d1, d2, d3: in std_logic_vector(15 downto 0); sel: in std_logic_vector( 6 downto 0); y: out std_logic_vector(15 downto 0);end;architecture one of mu

31、x16 isbeginwith selecty = d0 when 00,d1 when 01,d2 when 10,d3 when ;end;(四) 在下面橫線上填上合適的語句，完成jk觸發(fā)器的設計。說明：設計一個異步復位/置位jk觸發(fā)器，其真值表如下：inputoutputpsetclrclkjkq01xxx110xxx000xxx不定11上升沿01011上升沿10111上升沿11翻轉11上升沿00保持library ieee;use ieee.std_logic_1164.all;entity jkff1 isport (pset,clr,clk,j,k : in std_logic;

32、q : out std_logic);end jkff1;architecture maxpld of jkff1 issignal temp:std_logic;beginprocess(pset,clr,clk)beginif (pset=0and clr=1 ) then temp=1;elsif (pset=1and clr=0 ) then temp=0;elsif (pset=0and clr=0 ) then null; (clkevent and clk=1) then (j=0 and k=0) then temp=temp;elsif (j=0 and k=1) then

33、temp=0;elsif (j=1 and k=0) then temp=1;elsif (j=1 and k=1) then temp= ;end if; end if; end process; q=temp; end ;(五) 在下面橫線上填上合適的語句，完成計數(shù)器的設計。說明：設電路的控制端均為高電平有效，時鐘端clk,電路的預置數(shù)據(jù)輸入端為4位d，計數(shù)輸出端也為4位q，帶同步始能en、異步復位clr和預置控制ld的六進制減法計數(shù)器。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use iee

34、e.std_logic_unsigned.all;entity cnt6 is port(en,clr,ld,clk:in std_logic; d: in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0);end cnt6;architecture beha of cnt6 issignal qtemp:std_logic_vector(3 downto 0);beginprocess(clk,clr,ld)beginif clr=1 then qtemp=0000;-clr=1清零 elsif (clkevent

35、 and clk=1) then -判斷是否上升沿if ld=1 thenqtemp= ; -判斷是否置位 elsif en=1 then -判斷是否允許計數(shù)if qtemp=0000 then qtemp= ; -等于0，計數(shù)值置5else qtemp= ; -否則，計數(shù)值減1end if;end if; end if; q=qtemp; end process; end beha;(六) 在下面橫線上填上合適的語句，完成狀態(tài)機的設計。說明：設計一個雙進程狀態(tài)機，狀態(tài)0時如果輸入”10”則轉為下一狀態(tài)，否則輸出”1001”；狀態(tài)1時如果輸入”11”則轉為下一狀態(tài)，否則輸出”0101”；狀態(tài)2

36、時如果輸入”01”則轉為下一狀態(tài)，否則輸出”1100”；狀態(tài)3時如果輸入”00”則轉為狀態(tài)0，否則輸出”0010”。復位時為狀態(tài)0。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity moore1 isport (datain: in std_logic_vector(1 downto 0); clk, rst:in std_logic; q: out std_logic_vector(3 downto 0);end;architecture one of moore1 istype s

37、t_type is (st0, st1, st2, st3); -定義4個狀態(tài)signal cst, nst: st_type; -定義兩個信號（現(xiàn)態(tài)和次態(tài)）signal q1:std_logic_vector(3 downto 0);beginreg: process(clk, rst) -主控時序進程beginif rst=1 then cst= ; -異步復位為狀態(tài)0elsif clkevent and clk=1 then cst if datain=10 then nst=st1; else nst=st0; q1 if datain=11 then nst=st2; else ns

38、t=st1; q1 if datain=01 then nst=st3; else nst=st2; q1 if datain=00 then nst=st0; else nst=st3; q1=0010; end if; ;end process;q=q1;end;(七) 在下面橫線上填上合適的語句，完成減法器的設計。由兩個1位的半減器組成一個1位的全減器-1位半減器的描述library ieee;use ieee.std_logic_1164.all;entity half_sub is port(a,b : in std_logic; diff,cout : out std_logic)

39、;end half_sub;architecture art of half_sub isbegincout= ; -借位diff= ; -差end ;-1位全減器描述library ieee;use ieee.std_logic_1164.all;entity falf_sub is port(a,b,cin: in std_logic; diff,cout : out std_logic);end falf_sub;architecture art of falf_sub iscomponent half_sub port(a,b : in std_logic; diff,cout : o

40、ut std_logic);end component; t0,t1,t2:std_logic;beginu1: half_sub port map(a,b, ,t1);u2: half_sub port map(t0, , ,t2);cout= ;end ;(八) 在下面橫線上填上合適的語句，完成分頻器的設計。說明：占空比為1：2的8分頻器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clkdiv8_1to2 is port(clk:in std_logic; clkout:out std_logic );end clkdiv8_1to2;architecture two of clkdiv8_1to2 issignal cnt:std_logic_vector(1 downto 0);signal ck:std_logic;beginprocess(clk)beginif rising_edge( ) then if cnt=11 thencnt=00;ck= ; else cnt= ; end if;end if;clkout=ck;end process;end;(九) 在下面橫線上填上合適的語句，完成60進制減計數(shù)器的設計。lib