pads高速布線規(guī)則

1、nni*NiltnonMMJi伽UHDO7也一UtiD叫：圖 21LE 總域星口彝理悵鄧刖屈-F.F,-.國 3XaW 示例電源、地線的處理既使在整個 PCB 板中的布線完成得都很好，但由于電源、地線的考慮不周到而引起的干擾，會使產(chǎn)品的性能下降，有時甚至影響到產(chǎn)品的成功率。所以對電、地線的布線要認真對待，把電、地線所產(chǎn)生的噪音干擾降到最低限度，以保證產(chǎn)品的質(zhì)量。對每個從事電子產(chǎn)品設(shè)計的工程人員來說都明白地線與電源線之間噪音所產(chǎn)生的原因，現(xiàn)只對降低式抑制噪音作以表述：(1)、眾所周知的是在電源、地線之間加上去耦電容。(2)、盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關(guān)系是：地線電源線信

2、號線，通常信號線寬為：0.20.3mm,最經(jīng)細寬度可達 0.050.07mm,電源線為 1.22.5mm對數(shù)字電路的 PCB 可用寬的地導(dǎo)線組成一個回路，即構(gòu)成一個地網(wǎng)來使用（模擬電路的地不能這樣使用）（3）、用大面積銅層作地線用，在印制板上把沒被用上的地方都與地相連接作為地線用?；蚴亲龀啥鄬影澹娫?，地線各占用一層。2 數(shù)字電路與模擬電路的共地處理現(xiàn)在有許多 PCB 不再是單一功能電路（數(shù)字或模擬電路），而是由數(shù)字電路和模擬電路混合構(gòu)成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。數(shù)字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電

3、路器件，對地線來說，整個 PCB 對外界只有一個結(jié)點，所以必須在 PCB 內(nèi)部進行處理數(shù)、模共地的問題，而在板內(nèi)部數(shù)字地和模擬地實際上是分開的它們之間互不相連，只是在 PCB 與外界連接的接口處（如插頭等）。數(shù)字地與模擬地有一點短接，請注意，只有一個連接點。也有在 PCB 上不共地的，這由系統(tǒng)設(shè)計來決定。3 信號線布在電（地）層上在多層印制板布線時，由于在信號線層沒有布完的線剩下已經(jīng)不多，再多加層數(shù)就會造成浪費也會給生產(chǎn)增加一定的工作量，成本也相應(yīng)增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應(yīng)考慮用電源層，其次才是地層。因為最好是保留地層的完整性。4 大面積導(dǎo)體中連接腿的處理在

4、大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：焊接需要大功率加熱器。容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heatshield）俗稱熱焊盤（Thermal）,這樣，可使在焊接時因截面過分散熱而產(chǎn)生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。5 布線中網(wǎng)絡(luò)系統(tǒng)的作用在許多 CAD 系統(tǒng)中，布線是依據(jù)網(wǎng)絡(luò)系統(tǒng)決定的。網(wǎng)格過密，通路雖然有所增加，但步進太小，圖場的數(shù)據(jù)量過大，這必然對設(shè)備的存貯空間有更高的要求，同時也對象計算機類電子產(chǎn)

5、品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤占用的或被安裝孔、定們孔所占用的等。網(wǎng)格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網(wǎng)格系統(tǒng)來支持布線的進行。標準元器件兩腿之間的距離為 0.1 英寸（2.54mm）,所以網(wǎng)格系統(tǒng)的基礎(chǔ)一般就定為 0.1 英寸（2.54mm）或小于 0.1 英寸的整倍數(shù)，如：0.05 英寸、0.025 英寸、0.02 英寸等。6 設(shè)計規(guī)則檢查（DRC）布線設(shè)計完成后，需認真檢查布線設(shè)計是否符合設(shè)計者所制定的規(guī)則，同時也需確認所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求，一般檢查有如下幾個方面：（1）、線與線，線與元件焊盤，線與貫通孔，元件焊

6、盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產(chǎn)要求。（2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在 PCB 中是否還有能讓地線加寬的地方。（3）、對于關(guān)鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。（4）、模擬電路和數(shù)字電路部分，是否有各自獨立的地線。（5）后加在 PCB 中的圖形（如圖標、注標）是否會造成信號短路。（6）對一些不理想的線形進行修改。（7）、在 PCB 上是否加有工藝線？阻焊是否符合生產(chǎn)工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤上，以免影響電裝質(zhì)量。（8）、多層板中的電源地層的外框邊緣是否

7、縮小，如電源地層的銅箔露出板外容易造成短路。第二篇 PCB 布局在設(shè)計中，布局是一個重要的環(huán)節(jié)。布局結(jié)果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是 PCB 設(shè)計成功的第一步。布局的方式分兩種，一種是交互式布局，另一種是自動布局，一般是在自動布局的基礎(chǔ)上用交互式布局進行調(diào)整，在布局時還可根據(jù)走線的情況對門電路進行再分配，將兩個門電路進行交換，使其成為便于布線的最佳布局。在布局完成后，還可對設(shè)計文件及有關(guān)信息進行返回標注于原理圖，使得 PCB 板中的有關(guān)信息與原理圖相一致，以便在今后的建檔、更改設(shè)計能同步起來，同時對模擬的有關(guān)信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。

8、考慮整體美觀一個產(chǎn)品的成功與否，一是要注重內(nèi)在質(zhì)量，二是兼顧整體的美觀，兩者都較完美才能認為該產(chǎn)品是成功的。在一個 PCB 板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。布局的檢查印制板尺寸是否與加工圖紙尺寸相符？能否符合 PCB 制造工藝要求？有無定位標記？元件在二維、三維空間上有無沖突？元件布局是否疏密有序，排列整齊？是否全部布完？需經(jīng)常更換的元件能否方便的更換？插件板插入設(shè)備是否方便？熱敏元件與發(fā)熱元件之間是否有適當?shù)木嚯x？調(diào)整可調(diào)元件是否方便？在需要散熱的地方，裝了散熱器沒有？空氣流是否通暢？信號流程是否順暢且互連最短？插頭、插座等與機械設(shè)計是否矛盾？線路的干擾問題是否有

9、所考慮？第三篇高速 PCB 設(shè)計（一）、電子系統(tǒng)設(shè)計所面臨的挑戰(zhàn)隨著系統(tǒng)設(shè)計復(fù)雜性和集成度的大規(guī)模提高，電子系統(tǒng)設(shè)計師們正在從事 100MHz 以上的電路設(shè)計，總線的工作頻率也已經(jīng)達到或者超過 50MHZ,有的甚至超過 100MHZ。目前約 50%的設(shè)計的時鐘頻率超過 50MHz,將近 20%的設(shè)計主頻超過 120MHz。當系統(tǒng)工作在 50MHz 時，將產(chǎn)生傳輸線效應(yīng)和信號的完整性問題；而當系統(tǒng)時鐘達到 120MHz時，除非使用高速電路設(shè)計知識，否則基于傳統(tǒng)方法設(shè)計的 PCB 將無法工作。因此，高速電路設(shè)計技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計師必須采取的設(shè)計手段。只有通過使用高速電路設(shè)計師的設(shè)計技術(shù)，才能

10、實現(xiàn)設(shè)計過程的可控性。（二）、什么是高速電路通常認為如果數(shù)字邏輯電路的頻率達到或者超過 45MHz50MHz,而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量（比如說 1/3）,就稱為高速電路。實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常約定如果線傳播延時大于1/2 數(shù)字信號驅(qū)動端的上升時間，則認為此類信號是高速信號并產(chǎn)生傳輸線效應(yīng)。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅(qū)動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于 1/2 的上升或下降時間，那么來自接收端的反射信號將

11、在信號改變狀態(tài)之前到達驅(qū)動端。反之，反射信號將在信號改變狀態(tài)之后到達驅(qū)動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。（三）、高速信號的確定上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件，但是如何得知線延時是否大于 1/2 驅(qū)動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在 PCB 設(shè)計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度（延時）的對應(yīng)關(guān)系。PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為 0.2ns。如果板上有 GaAs芯片，則最大布

12、線長度為 7.62mm。設(shè) Tr 為信號上升時間， Tpd 為信號線傳播延時。 如果 TrR4Tpd,信號落在安全區(qū)域。 如果 2TpdRTO4Tpd,信號落在不確定區(qū)域。如果 Trw2Tpd,信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應(yīng)該使用高速布線方法。（四）、什么是傳輸線PCB 板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值 0.25-0.55ohms/foot,因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的 PCB 連線中之后，連線上的最終阻抗稱為特征阻抗 Zoo 線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特

13、征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩(wěn)定。這種效應(yīng)被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。（五）、傳輸線效應(yīng)基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設(shè)計帶來以下效應(yīng)。?反射信號 Reflectedsignals?延時和時序錯誤 Delay&Timingerrors?多次跨越邏輯電平門限錯誤 FalseSwitching?過沖與下沖 Overshoot/Undersho

14、ot?串擾 InducedNoise（orcrosstalk）?電磁輻射 EMIradiation5.1 反射信號如果一根走線沒有被正確終結(jié)（終端匹配），那么來自于驅(qū)動端的信號脈沖在接收端被反射，從而引發(fā)不可預(yù)期效應(yīng)，使信號輪廓失真。當失真變形非常顯著時可導(dǎo)致多種錯誤，引起設(shè)計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設(shè)計失敗。如果上述情況沒有被足夠考慮，EMI 將顯著增加，這就不單單影響自身設(shè)計結(jié)果，還會造成整個系統(tǒng)的失敗。反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結(jié)的傳輸線，過量電容或電感以及阻抗失配。5.2 延時和時序錯誤信號延時和時序錯誤表現(xiàn)為：信號在邏輯電平的高與低

15、門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂。通常在有多個接收端時會出現(xiàn)問題。電路設(shè)計師必須確定最壞情況下的時間延時以確保設(shè)計的正確性。信號延時產(chǎn)生的原因：驅(qū)動過載，走線過長。5.3 多次跨越邏輯電平門限錯誤信號在跳變的過程中可能多次跨越邏輯電平門限從而導(dǎo)致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂。反射信號產(chǎn)生的原因：過長的走線，未被終結(jié)的傳輸線，過量電容或電感以及阻抗失配。5.4 過沖與下沖過沖與下沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多

16、數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。5.5 串擾串擾表現(xiàn)為在一根信號線上有信號通過時，在 PCB 板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號，我們稱之為串擾。信號線距離地線越近，線間距越大，產(chǎn)生的串擾信號越小。異步信號和時鐘信號更容易產(chǎn)生串擾。因此解串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。5.6 電磁輻射EMI(Electro-MagneticInterference)即電磁干擾，產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感 T 兩方面。EMI 表現(xiàn)為當數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設(shè)備

17、的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI 仿真的軟件工具，但 EMI 仿真器都很昂貴，仿真參數(shù)和邊界條件設(shè)置又很困難， 這將直接影響仿真結(jié)果的準確性和實用性。 最通常的做法是將控制 EMI 的各項設(shè)計規(guī)則應(yīng)用在設(shè)計的每一環(huán)節(jié)，實現(xiàn)在設(shè)計各環(huán)節(jié)上的規(guī)則驅(qū)動和控制。(六)、避免傳輸線效應(yīng)的方法針對上述傳輸線問題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。嚴格控制關(guān)鍵網(wǎng)線的走線長度如果設(shè)計中有高速跳變的邊沿，就必須考慮到在 PCB 板上存在傳輸線效應(yīng)的問題?，F(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原

18、則：如果采用 CMOS 或 TTL 電路進行設(shè)計，工作頻率小于 10MHz，布線長度應(yīng)不大于 7 英寸。工作頻率在 50MHz布線長度應(yīng)不大于 1.5英寸。 如果工作頻率達到或超過 75MHz布線長度應(yīng)在 1英寸。對于 GaAs 芯片最大的布線長度應(yīng)為 0.3 英寸。如果超過這個標準，就存在傳輸線的問題。合理規(guī)劃走線的拓撲結(jié)構(gòu)解決傳輸線效應(yīng)的另一個方法是選擇正確的布線路徑和終端拓撲結(jié)構(gòu)。走線的拓撲結(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB 走線采用兩種基本拓撲結(jié)構(gòu)，即菊花鏈(

19、DaisyChain)布線和星形(Star)分布。對于菊花鏈布線，布線從驅(qū)動端開始，依次到達各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻的位置應(yīng)該緊靠驅(qū)動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易 100%布通。實際設(shè)計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應(yīng)該是：StubDelay=Trt*0.1.例如，高速 TTL 電路中的分支端長度應(yīng)小于 1.5 英寸。這種拓撲結(jié)構(gòu)占用的布線空間較小并可用單一電阻匹配終結(jié)。但是這種走線結(jié)構(gòu)使得在不同的信號接收端信號的接收是不同步的。星形拓撲結(jié)構(gòu)可以有效的避免時鐘信號的不同步問題，但在密度很

20、高的 PCB 板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應(yīng)和連線的特征阻抗相匹配。這可通過手工計算，也可通過 CAD 工具計算出特征阻抗值和終端匹配電阻值。在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復(fù)雜的匹配終端。第一種選擇是 RC 匹配終端。RC 匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是 RC 匹配終端中的電容可能影響信號的形狀和傳播速度。串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅(qū)動電路

21、。串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度。最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點是不會拉低信號，并且可以很好的避免噪聲。典型的用于 TTL 輸入信號(ACT,HCT,FAST)。此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常 SMD 表面貼裝電阻比通孔元件具有較低的電感，所以 SMD 封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更

22、低的電感。但過熱的電阻會出現(xiàn)漂移，在最壞的情況下電阻成為開路，造成 PCB 走線終結(jié)匹配失效，成為潛在的失敗因素。抑止電磁干擾的方法很好地解決信號完整性問題將改善 PCB 板的電磁兼容性(EMC)。其中非常重要的是保證 PCB 板有很好的接地。對復(fù)雜的設(shè)計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用表面積層技術(shù)Build-up設(shè)計制做 PCB 來實現(xiàn)。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn)，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB 的體積。PCB 面積的縮小對走線的拓撲結(jié)構(gòu)有巨大的影響，這意味著縮