FPGA配置芯片的網(wǎng)上匯總

1、FPGA配置芯片1.Altera FPGA器件有三類配置下載方式：主動配置方式AS和被動配置方式PS和最常用的(JTAG)配置方式。  AS由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化過程，EPCS系列.如EPCS1,EPCS4配置器件專供AS模式，目前只支持Cyclone系列。使用Altera串行配置器件來完成。Cyclone期間處于主動地位，配置期間處于附屬地位。配置數(shù)據(jù)通過DATA0引腳送入 FPGA。配置數(shù)據(jù)被同步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。(見附圖) PS那么由外部計算機或控制器控制配置過程。通過加強型配置器件EPC16，E

2、PC8，EPC4等配置器件來完成，在PS配置期間，配置數(shù)據(jù)從外部儲存部件，通過DATA0引腳送入FPGA。配置數(shù)據(jù)在DCLK上升沿鎖存，1個時鐘周期傳送1位數(shù)據(jù)。(見附圖) JTAG接口是一個業(yè)界標準,主要用于芯片測試等功能,使用IEEE Std 1149.1聯(lián)合邊界掃描接口引腳，支持JAM STAPL標準，可以使用Altera下載電纜或主控器來完成。  FPGA在正常工作時，它的配置數(shù)據(jù)存儲在SRAM中，加電時須重新下載。在實驗系統(tǒng)中，通常用計算機或控制器進行調(diào)試，因此可以使用PS。在實用系統(tǒng) 中，多數(shù)情況下必須由FPGA主動引導(dǎo)配置操作過程，這時FPGA將主動

3、從外圍專用存儲芯片中獲得配置數(shù)據(jù)，而此芯片中fpga配置信息是用普通編程器將設(shè)計所得的pof格式的文件燒錄進去。  專用配置器件：epc型號的存儲器  常用配置器件：epc2,epc1,epc4,epc8,epc1441(現(xiàn)在好象已經(jīng)被逐步淘汰了)等  對于cyclone cycloneII系列器件,ALTERA還提供了針對AS方式的配置器件,EPCS系列.如EPCS1,EPCS4配置器件也是串行配置的.注意,他們只適用于cyclone系列. 除了AS和PS等單BIT配置外，現(xiàn)在的一些器件已經(jīng)支持PPS，F(xiàn)PS等一些并行配置

4、方式，提升配置了配置速度。當(dāng)然所外掛的電路也和PS有一些區(qū)別。 還有處理器配置比方JRUNNER 等等，如果需要再baidu吧，至少不下十種。比方Altera公司的配置方式主要有Passive Serial(PS),Active Serial(AS),Fast Passive Parallel(FPP),Passive Parallel Synchronous(PPS),Passive Parallel Asynchronous(PPA),Passive Serial Asynchronous(PSA),JTAG等七種配置方式，其中Cyclone支持的配置方式有PS，AS，JTAG三種.

5、60;對FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通過一條下載線進行燒寫的話，那么開始的"nCONFIG,nSTATUS"應(yīng)該上拉，要是考慮多種配置模式，可以采用跳線設(shè)計。讓配置方式在跳線中切換,上拉電阻的阻值可以采用10K 在PS模式下tip:如果你用電纜線配置板上的FPGA芯片,而這個FPGA芯片已經(jīng)有配置芯片在板上,那你就必須隔離纜線與配置芯片的信號.(祥見 下列圖).一般平時調(diào)試時不會把配置芯片焊上的,這時候用纜線下載程序.只有在調(diào)試完成以后,才把程序燒在配置芯片中, 然后將芯片焊上.或者配置芯片就是可以方便取下焊上的那種.這樣

6、出了問題還可以方便地調(diào)試. 在AS模式下tip: 用過一塊板子用的AS下載，配置芯片一直是焊在板子上的，原來AS方式在用線纜對配置芯片進行下載的時候，會自動禁止對FPGA的配置，而PS方式需要電路上隔離。  一般是用jtag配置epc2和flex10k,然后 epc2用ps方式配置flex10k.這樣用比擬好.這是我在網(wǎng)上看到的,可以這樣用嗎?疑心中望達人告知. 下載電纜,Altera下的下載電纜分為byteblaster和byteblasterMV,以及ByteBlaster II,現(xiàn)在還推出了基于USB-blaster.由于BB根本已經(jīng)很少有人使用,

7、而USB-Blaster現(xiàn)在又過于昂貴,這里就說一下BBII和 BBMV的區(qū)別. BBII支持多電壓供電5.5v,3.3v,2.5v,1.8v; BBII支持三種下載模式:AS,可對Altera的As串行配置芯片(EPCS系列)進行編程  PS,可對FPGA進行配置  JTAG,可對FPGA,CPLD,即Altera配置芯片(EPC系列)編程而BBMV只支持PS和JTAG 6,一般在做FPGA實驗板,(如cyclone系列)的時候,用AS+JTAG方式,這樣可以用JTAG方式調(diào)試,而最后程序已經(jīng)調(diào)試無誤了后,再用 AS模式把

8、程序燒到配置芯片里去,而且這樣有一個明顯的優(yōu)點,就是在AS模式不能下載的時候,可以利用Quartus自帶的工具生成JTAG模式下可以利用jic文件來驗證配置芯片是否已經(jīng)損壞,方法祥見附件. 7.Altera的FPGA可以通過單片機,CPLD等加以配置,主要原理是滿足datasheet中的時序即可,這里我就不多說了,有興趣的朋友可以看看下面幾篇文章,應(yīng)該就能夠明白是怎么回事了. 8.配置時,quartus軟件操作局部：  (1).assignment->device->device&pin options->選擇configura

9、tion scheme,configuaration mode,configuration device,注  意在不支持遠程和本地更新的機器中configuration mode不可選擇,而configuration device中會根據(jù)不同的配置芯片產(chǎn)生pof文件, 如果選擇自動,會選擇最小密度的器件和適合設(shè)計  (2).可以定義雙口引腳在配置完畢后的作用,在剛剛的device&pin option->dual-purpose pins->,可以在配置完畢后繼續(xù)當(dāng)I/O口使用  (3).在genera

10、l菜單下也有很多可鉤選項,默認情況下一般不做改動,具體用法參見altera configuration handbook,volume2,sectionII. (4)關(guān)于不同后綴名的文件的適用范圍: sof(SRAM Object File)當(dāng)直接用PS模式下將配置數(shù)據(jù)下到FPGA里用到,USB BLASTER,MASTERBLASER,BBII,BBMV適用,quartusII會自動生成,所有其他的配置文件都是由sof生成的. pof(Programmer Object File)也是由quartusII自動生成的,BBII適用,AS模式下將配置數(shù)據(jù)下到配置芯片

11、中  rbf(Raw Binary File)用于微處理器的二進制文件.在PS,FPP,PPS,PPA配置下有用處  rpd(Raw Programing Data File)包含bitstream的二進制文件,可用AS模式配置,只能由pof文件生成  hex(hexadecimal file)這個就不多說了,單片機里很多  ttf(Tabular Text File)適用于FPP,PPS,PPA,和bit-wide PS配置方式  sbf(Serial Bitstream File)用PS模式

12、配置Flex 10k和Flex6000的  jam(Jam File)專門用于program,verigy,blank-checkFPGA配置方式和配置器件介紹  配置，就是對FPGA的內(nèi)容進行編程的一個過程。在一般的應(yīng)用中，都是選擇用Altera的配置芯片配合完成配置過程。  在Altera的產(chǎn)品中，可以根據(jù)FPGA在整個配置過程的角色，可以分為3類：FPGA主動方式AS;FPGA被動方式PS;JTAG方式。   在FPGA主動方式下以下簡稱AS，由板上的FPGA主動輸出輸出控制和同步信號給Altera專用的一種串行配置芯

13、片如EPCS1等，在配置芯 片收到命令后，就把配置芯片數(shù)據(jù)發(fā)到FPGA，完成配置過程。注意：該方式只能與Altera提供的主動串行配置芯片配合使用即EPCS系列，該配置 方式只有在Stratix II系列和Cyclone系列(包括I,II,III代)中使用。   在FPGA被動方式下，由系統(tǒng)的其他設(shè)備發(fā)起并控制配置過程。這些設(shè)備包括Altera的配置芯片EPC系列，或者是微控制器如單片機，CPLD等。FPGA完全處于被動地位，只是簡單的輸出一些狀態(tài)信號配合配置過程。   在FPGA被動方式中，包括被動串行PS,快速被動并行FPP,被動并行同步PPS,被動

14、并行異步PPA等。我們主要介紹一下最常用的， 具有代表性的PS模式。PS模式是所有Altera FPGA都支持的，一般最常見的是用Altera的配置芯片EPC系列來完成配置過程。在做PS配置時，F(xiàn)PGA配置數(shù)據(jù)從存儲器一般是EPC系列里 讀出，在時鐘的上升沿到來時降數(shù)據(jù)打入FPGA。  JTAG是IEEE 1149.1邊界掃描測試的標準接口，主要用于芯片的測試等功能。Altera FPGA根本上都支持由JTAG命令來配置FPGA的方式，而且JTAG的配置方式比其他任何一種配置方式都高級。   不同的Altera FPGA系列所支持的配置方式： 下面介紹下

15、配置芯片：   Altera的配置芯片可以分為以下三種：   1  增強型配置器件：EPC16,EPC8,EPC4   2  AS串行配置器件：EPCS64,EPCS16,EPCS4和EPCS1   3  普通配置器件：EPC2,EPC1和EPC1441如下是各個配置芯片的屬性：  增強型配置器件：  AS串行配置器件：  普通配置器件：   增強型配置器件可以支持對大容量FPGA單元的配置，可以由JTAG接口進行在線系統(tǒng)編程ISP&#

16、160; 普通配置器件容量較小，其中只有EPC2具有可重復(fù)編程的特點。  AS配置芯片是專為為Stratix II,Cyclone系列包括I,II,III代設(shè)計的單片、低本錢的配置芯片，可以由下載電纜進行可重復(fù)編程。漫談xilinx FPGA 配置電路這里要談的時xilinx的spartan-3系列FPGA的配置電路。當(dāng)然了，其它系列的FPGA配置電路都是大同小異的，讀者可以類推，重點參考官方提供的datasheet，畢竟那才是最權(quán)威的資料。這里特權(quán)同學(xué)只是結(jié)合自己的理解，用通俗的語言作一點描述。所謂典型，這里要列出一個市面上最常見的spartan-3的xc3s400的配置電路。所有

17、spartan-3的FPGA配置電路的鏈接方式都是一樣的。Xc3s400是40萬門FPGA，它的ConfigurationBitstream雖然只有1.699136Mbit，但是它還是需要2Mbit的配置芯片XCF02S，不能想當(dāng)然的以為我的設(shè)計簡單，最多用到1Mbit，那么我選XCF01S1Mbit就可以了。事實并非如此，即使你只是用xc3s400做一個流水燈的設(shè)計，那么你下載到ROMXCF02S里的數(shù)據(jù)也是1.699136Mbit的，所以對于FPGA的配置ROM的選擇宜大不宜小。配置電路無非有下面五種：主串，從串，主并，從并，JTAG。前四種是相對于下載到PROM而言的串并是相對于不同配置

18、芯片是串口和時并口協(xié)議和FPGA通訊區(qū)分的，只有JTAG是相對于調(diào)試是將配置下載到FPGA的RAM而言的掉電后喪失。FPGA和CPLD相比，CPLD是基于ROM型的，就是在數(shù)據(jù)下載到CPLD上，掉電后不喪失。而FPGA那么是基于RAM的，如果沒有外部ROM存儲配置數(shù)據(jù)，那么掉電后就喪失數(shù)據(jù)。所以FPGA都需要外接有配置芯片當(dāng)然現(xiàn)在也有基于FLASH的FPGA出現(xiàn)。那么我們就來看一下主串模式下FPGA的配置電路的連接。官方的硬件連接如下：點擊看原圖為了增加配置電路的可靠性，通常我們我們增加一些抗干擾的設(shè)計如增加濾波電容、匹配電阻：點擊看原圖先看PROM芯片的各個管腳吧。18,19,20腳就不談了

19、，根據(jù)datasheet給供相對應(yīng)的電平；3腳CLK是接了FPGA的CCLK，數(shù)據(jù)通信的同步就是通過FPGA的CCLK產(chǎn)生的時鐘進行的；因為使用的芯片時串行的配置芯片，所以只有一個數(shù)據(jù)信號口DO,連接到FPGA的DIN口上圖沒有畫出，和上面的時鐘信號協(xié)同工作完成串行數(shù)據(jù)傳輸，每當(dāng)CLK的上升沿鎖存數(shù)據(jù)，同時PROM內(nèi)部的地址計數(shù)器自動增加；另外還有兩條控制信號線時INIT連接PROM的OE/RESET和DONE連接PROM的CE，OE/RESET是為了確保每次重新配置前PROM的地址計數(shù)器復(fù)位；關(guān)于CE腳，官方資料說得也不是很詳細，以我個人的理解，CE應(yīng)該是chip enable的縮寫，從它和

20、FPGA的DONE腳連接我們不難推斷出，F(xiàn)PGA未配置完成時DONE=0，那么配置芯片PROM處于片選狀態(tài)，而一旦配置完成DONE=1，那么PROM就不再被選通，同時datasheet也說到這個管腳可以直接接地，就是一直片選中，但是這樣會使DATA口有持續(xù)的數(shù)據(jù)信號輸出，同時導(dǎo)致不必要的電流消耗；CEO腳這里不接，因為它在多個PROM的配置電路中時作為下一個PROM的OE端信號連接用的；CF信號時連接FPAG的PROG_B接口的，它的作用就是產(chǎn)生開始配置信號，它連接了一個上拉電阻，如果PROG_B產(chǎn)生低電平脈沖那么PROM會重新開始一次配置，所以我們會在這條線上接一個按鍵到地，如果按鍵按下那么

21、就會使能PROM重新配置FPGA；還有幾個信號接口TDI,TCK,TMS,TDO都是PROM和PC連接的信號，PC通過這些電路通常接一片驅(qū)動隔離芯片后通過并口通信，這里不重點介紹了下載數(shù)據(jù)到PROM中。上面談及PROM的信號接口時都附帶的談到了FPGA的配置管腳。這里再做一些歸納性的說明。FPGA有7個專用的配置管腳CCLK,DIN,PROG_B,DONE,HSWAP_EN,M0,M1,M2，4個專用的JTAG管腳(TDI,TCK,TMS,TDO)，這些管腳是由VCCAUX專門供電的該系列FPGA通常接VCCAUX=2.5V。FPGA的M0,M1,M2腳是進行配置模式選擇用的，該電路主串模式下

22、M0,M1,M2=000，如果時JTAG下載模式M0,M1,M2=101。上面沒有提及的HSWAP_EN管腳接地，那么是用于設(shè)置當(dāng)FPAG處于配置狀態(tài)下其它閑置管腳為上拉狀態(tài)，而如果該管腳接高電平，那么FPAG處于配置狀態(tài)下其它閑置管腳浮空。所以為了減少FPGA配置過程的干擾，一般把此腳接地。Xilinx FPGA 電路配置FPGA配置電路可以看成用戶設(shè)計和硬件電路之間的連接紐帶，最終目的是在一定外部條件下，準確快速地實現(xiàn)FPGA系統(tǒng)配置。在FPGA的配置系統(tǒng)中，軟件編程由FPGA提供商提供，設(shè)計人員要掌握其操作方法，將配置數(shù)據(jù)從PC加載到XilinxFPGA芯片的整個配置過程，可分為以下步驟

23、：初始化；清空配置存儲器；加載配置數(shù)據(jù)；CRC錯誤檢查，START-UPFPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存儲器中的配置比特流，配置所需的時鐘信號( 稱為CCLK) 由FPGA內(nèi)部產(chǎn)生，且FPGA控制整個配置過程。從模式需要外部的主智能終端( 如處理器、微控制器或者DSP等) 將數(shù)據(jù)下載到FPGA中，其最大的優(yōu)點就是FPGA 的配置數(shù)據(jù)可以放在系統(tǒng)的任何存儲部位，包括：Flash、硬盤、網(wǎng)絡(luò)，甚至在其余處理器的

24、運行代碼中。JTAG 模式為調(diào)試模式，可將PC 中的比特文件流下載到FPGA中，斷電即喪失。此外，目前賽靈思還有基于Internet 的、成熟的可重構(gòu)邏輯技術(shù)System ACE解決方案。(1) 主模式在主模式下，F(xiàn)PGA上電后，自動將配置數(shù)據(jù)從相應(yīng)的外存儲器讀入到SRAM中，實現(xiàn)內(nèi)部結(jié)構(gòu)映射；主模式根據(jù)比特流的位寬又可以分為：串行模式( 單比特流) 和并行模式( 字節(jié)寬度比特流) 兩大類。如：主串行模式、主SPI Flash 串行模式、內(nèi)部主SPI Flash串行模式、主BPI 并行模式以及主

25、并行模式，如圖5-19所示。(2) 從模式在從模式下，F(xiàn)PGA 作為附屬器件，由相應(yīng)的控制電路或微處理器提供配置所需的時序，實現(xiàn)配置數(shù)據(jù)的下載。從模式也根據(jù)比特流的位寬不同分為串、并模式兩類，具體包括：從串行模式、JTAG模式和從并行模式三大類，其概要說明如圖5-20所示。(3)JTAG模式在JTAG模式中，PC和FPGA通信的時鐘為JTAG接口的TCLK，數(shù)據(jù)直接從TDI進入FPGA，完成相應(yīng)功能的配置。目前，主流的FPGA芯片都支持各類常用的主、從配置模式以及JTAG，以減少配置電路失配性對整體系統(tǒng)的影響。在主配置模式中，F(xiàn)PGA自己產(chǎn)生時鐘，并從外部存儲器中加載配置數(shù)

26、據(jù)，其位寬可以為單比特或者字節(jié)；在從模式中，外部的處理器通過同步串行接口，按照比特或字節(jié)寬度將配置數(shù)據(jù)送入FPGA芯片。此外，多片F(xiàn)PGA可以通過JTAG菊花鏈的形式共享同一塊外部存儲器，同樣一片/ 多片F(xiàn)PGA也可以從多片外部存儲器中讀取配置數(shù)據(jù)以及用戶自定義數(shù)據(jù)。Xilinx FPGA的常用配置模式有5 類：主串模式、從串模式、Select MAP模式、Desktop配置和直接SPI配置。在從串配置中，F(xiàn)PGA接收來自于外部PROM或其它器件的配置比特數(shù)據(jù)，在FPGA產(chǎn)生的時鐘CCLK的作用下完成配置，多個FPGA可以形成菊花鏈，從同一配置源中獲取數(shù)據(jù)。Select M

27、AP模式中配置數(shù)據(jù)是并行的，是速度最快的配置模式。SPI配置主要在具有SPI接口的FLASH電路中使用。下面以Spartan-3E系列芯片為例，給出各種模式的配置電路。主串模式最常用的FPGA配置模式1配置單片F(xiàn)PGA在主串模式下，由FPGA的CCLK管腳給PROM提供工作時鐘，相應(yīng)的PROM在CCLK的上升沿將數(shù)據(jù)從D0管腳送到FPGA的DIN管腳。無論PROM芯片類型( 即使其支持并行配置)，都只利用其串行配置功能。Spartan3E系列FPGA的單片主串配置電路如圖5-21所示。主串模式是賽靈思公司各種配置方式中最簡單，也最常用的方式，根本所有的可編程芯片都支持主串模式。2配置電路的關(guān)鍵點主串配置電路最關(guān)鍵的3點就是JTAG鏈的完整性、電源電壓的設(shè)置以及CCLK信號的考慮。只要這3步任何一個環(huán)節(jié)出現(xiàn)問題，都不能正確配置PROM芯片。(1)JTAG鏈的完整性FPGA和PROM芯片都有自身的JTAG接口電路，所謂的JTAG鏈完整性指的是將JTAG連接器、FPGA、PROM的TMS、TCK連在一起，保證從JTAG連接器TDI到其TDO之間，形成JTAG連接器的“TDI (TDITDO) (TDITDO) JTAG連接器TDO的閉合回路，其中(TDITDO)為FPGA或者PROM芯片自身的一對輸入、輸出管腳。