基于FPGA高精度數(shù)字頻率計(jì)的設(shè)計(jì)

1、學(xué)生應(yīng)具備的條件具有EDA專(zhuān)業(yè)知識(shí)，并有分析問(wèn)題的能力和了解頻率計(jì)的構(gòu)造原理，Max Plus的使用主要研究?jī)?nèi)容目標(biāo)特色1完成以FPGA芯片為核心，采用硬件描述語(yǔ)言來(lái)設(shè)計(jì)數(shù)字頻率計(jì)2. 根據(jù)個(gè)人設(shè)計(jì)項(xiàng)目，系統(tǒng)分析各模塊后編寫(xiě)程序，完成在FPGA芯片上的調(diào)試并最終完成設(shè)計(jì)論文的撰寫(xiě)。3. 完成數(shù)字頻率計(jì)的設(shè)計(jì)，采用模塊法進(jìn)行一一分析且仿真4. 運(yùn)用Max Plus編寫(xiě)程序，并進(jìn)行波形仿真和在FPGA芯片上調(diào)試且優(yōu)化程序5.根據(jù)設(shè)計(jì)要求進(jìn)行綜合調(diào)試，并最終完成設(shè)計(jì)任務(wù)和論文的撰寫(xiě)成果描述設(shè)計(jì)一個(gè)能夠?qū)⑺鶞y(cè)頻率分為六檔進(jìn)行自動(dòng)換檔的數(shù)字頻率計(jì),且高位顯示檔位，并有秒表功能。第0檔：a100；第1檔：

2、a101；第2檔：a102;第3檔：a103;第4檔：a104；第5檔：a105（基本單位：HZ，a：讀數(shù)）。成果價(jià)值頻率計(jì)是工程技術(shù)人員必不可少的測(cè)量工具，也是電子領(lǐng)域里的一項(xiàng)重要內(nèi)容而高精度頻率計(jì)的應(yīng)用尤為廣泛，不少物理的測(cè)量，如轉(zhuǎn)速、振動(dòng)頻率等測(cè)量都涉及到或可以轉(zhuǎn)化為頻率的測(cè)量，多功能頻率計(jì)設(shè)計(jì)的完成可以實(shí)現(xiàn)。開(kāi)展本課題的意義及工作內(nèi)容:在電子工程，資源勘探，儀器儀表等相關(guān)應(yīng)用中，頻率計(jì)是工程技術(shù)人員必不可少的測(cè)量工具，頻率測(cè)量也是電子領(lǐng)域里的一項(xiàng)重要內(nèi)容，而高精度頻率計(jì)的應(yīng)用尤為廣泛，不少物理的測(cè)量，如轉(zhuǎn)速、振動(dòng)頻率等測(cè)量都涉及到或可以轉(zhuǎn)化為頻率的測(cè)量，多功能頻率計(jì)設(shè)計(jì)的完成可以實(shí)現(xiàn)。

3、采用了在FPGA芯片上實(shí)現(xiàn)高精度頻率計(jì)的設(shè)計(jì)原理和具體的VHDL語(yǔ)言編程思路。一、 課題工作的總體安排及進(jìn)度： 第一周：根據(jù)論題內(nèi)容查找有關(guān)資料，做好畢業(yè)設(shè)計(jì)的前期工作，并與指導(dǎo)老師討論相關(guān)設(shè)計(jì)相關(guān)計(jì)劃，便于今后更好進(jìn)行，寫(xiě)好開(kāi)題報(bào)告 第二周至第七周：軟件的設(shè)計(jì)，撰寫(xiě)論文 安排如下： 2月下旬對(duì)VHDL語(yǔ)言進(jìn)一步加強(qiáng)鞏固，為更好地編寫(xiě)程序； 3月份主要工作在于軟件設(shè)計(jì)和進(jìn)行實(shí)驗(yàn)驗(yàn)證結(jié)果； 3月下旬至4月上旬進(jìn)行論文撰寫(xiě)及修改的完成 第八周：準(zhǔn)備答辯二、 課題預(yù)期達(dá)到的效果：所測(cè)頻率可以進(jìn)行自動(dòng)換檔的數(shù)字頻率計(jì),且高位顯示檔位，并有秒表功能。第0檔：a100；第1檔：a101；第2檔：a102;

4、第3檔：a103;第4檔：a104；第5檔：a105（基本單位：HZ，a：讀數(shù)）二、文獻(xiàn)綜述20世紀(jì)末，數(shù)字電子技術(shù)得到了飛速發(fā)展，有力地推動(dòng)和促進(jìn)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化的提高，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類(lèi)生活的各個(gè)方面。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話(huà)到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能采用了數(shù)字電子技術(shù)?，F(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA技術(shù)。EDA技術(shù)就是以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，對(duì)硬件語(yǔ)言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡(jiǎn)、邏輯綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作（文本選

5、用的開(kāi)發(fā)工具為Altera公司的MAX+PLUSII）。EDA的仿真測(cè)試技術(shù)只需要通過(guò)計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語(yǔ)言（如VHDL）來(lái)完成對(duì)系統(tǒng)硬件功能的描述。EDA技術(shù)使實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。今天EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有EDA工具的支持，都將是難以完成的。EDA工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)工程師的重要武器，正在發(fā)揮越來(lái)越重要的作用。為了提高自身的實(shí)踐能力與專(zhuān)業(yè)知識(shí)

6、應(yīng)用能力，為了更快地與社會(huì)實(shí)際和社會(huì)需要接軌，這次畢業(yè)設(shè)計(jì)我選擇了以EDA技術(shù)為方向，設(shè)計(jì)數(shù)字頻率計(jì)，在所參考的文獻(xiàn)中，都包含了這一技術(shù)。相信通過(guò)此次畢業(yè)設(shè)計(jì)將為我更全面更系統(tǒng)更深入地掌握EDA技術(shù)打下良好的基礎(chǔ)。EDA發(fā)展歷程EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了三個(gè)發(fā)展階段，即：20世紀(jì)70年代發(fā)展起來(lái)的CAD技術(shù)；0世紀(jì)80年代開(kāi)始應(yīng)用的CAE技術(shù)；20世紀(jì)90年代后期，出現(xiàn)的以硬件描述語(yǔ)言、系統(tǒng)級(jí)仿真和綜合技術(shù)為特征的EDA技術(shù)，這時(shí)的EDA工具不僅具有電子系統(tǒng)設(shè)計(jì)的能力，而且能提供獨(dú)立于工藝和廠(chǎng)家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。 EDA技術(shù)涉及面廣

7、，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看，主要有以下四個(gè)方面內(nèi)容：(1)大規(guī)?？删幊踢壿嬈骷?2)硬件描述語(yǔ)言；(3)軟件開(kāi)發(fā)工具；(4)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體；硬件描述語(yǔ)言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段；軟件開(kāi)發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化、自動(dòng)化設(shè)計(jì)工具；實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。隨著現(xiàn)代半導(dǎo)體的精密加工技術(shù)發(fā)展到深亞微米(0.180.35um)階段，基于大規(guī)?；虺笠?guī)模集成電路技術(shù)的定制或半定制ASIC(Application Specific IC即專(zhuān)用集成電路

8、)器件大量涌現(xiàn)并獲得廣泛的應(yīng)用，使整個(gè)電子技術(shù)與產(chǎn)品的面貌發(fā)生了深刻的變化，極大地推動(dòng)了社會(huì)信息化的發(fā)展進(jìn)程。而支撐這一發(fā)展進(jìn)程的主要基礎(chǔ)之一，就是EDA技術(shù)。 可編程邏輯器件 可編程邏輯器件是近幾年才發(fā)展起來(lái)的一種新型集成電路，是當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)，是硬件編程語(yǔ)言HDL物理實(shí)現(xiàn)工具?？删幊踢壿嬈骷?duì)數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化起著推波助瀾的作用，可以說(shuō)，沒(méi)有可編程邏輯器件就沒(méi)有當(dāng)前的數(shù)字電路自動(dòng)化。目前，由于這種以可編程邏輯器件為原材料從“制造自主芯片”開(kāi)始的EDA設(shè)計(jì)模式己成為當(dāng)前數(shù)字系統(tǒng)設(shè)計(jì)的主流，若要追趕世界最先進(jìn)的數(shù)字系統(tǒng)設(shè)計(jì)方法，就要認(rèn)識(shí)并使用可編程邏輯器件。 數(shù)字集成電路本身在

9、不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬(wàn)門(mén)以上)以及許多具有特定功能的專(zhuān)用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠(chǎng)商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。 可編程邏輯器件正處于高速發(fā)展的階段。新型的FPGA/CPLD規(guī)模越來(lái)越大，成本

10、越來(lái)越低。高性?xún)r(jià)比使可編程邏輯器件在硬件設(shè)計(jì)領(lǐng)域扮演著日益重要的角色。低端CPLD已經(jīng)逐步取代了74系列等傳統(tǒng)的數(shù)字元件，高端的FPGA也在不斷地奪取ASIC的市場(chǎng)份額，特別是目前大規(guī)模FPGA多數(shù)支持可編程片上系統(tǒng)（SOPC），與CPU或DSP Core的有機(jī)結(jié)合使FPGA已經(jīng)不僅僅是傳統(tǒng)的硬件電路設(shè)計(jì)手段，而逐步升華為系統(tǒng)級(jí)實(shí)現(xiàn)工具。 基于EDA技術(shù)的數(shù)字系統(tǒng)層次化設(shè)計(jì)方法 EDA(Electronics Design Automation)技術(shù)的出現(xiàn)使數(shù)字系統(tǒng)的分析與設(shè)計(jì)方法發(fā)生了根本的變化，采用的基本設(shè)計(jì)方法主要有三種：直接設(shè)計(jì)、自頂向下(Top-to-Down)設(shè)計(jì)、自底向上(But

11、tom-to-Up)設(shè)計(jì)。直接設(shè)計(jì)就是將設(shè)計(jì)看成一個(gè)整體，將其設(shè)計(jì)成為一個(gè)單電路模塊，它適合小型簡(jiǎn)單的設(shè)計(jì)。而一些功能較復(fù)雜的大型數(shù)字邏輯系統(tǒng)設(shè)計(jì)適合自頂向下或自底向上的設(shè)計(jì)方法。自頂向下的設(shè)計(jì)方法就是從設(shè)計(jì)的總體要求入手，自頂向下地將設(shè)計(jì)劃分為不同的功能子模塊，每個(gè)模塊完成特定的功能，這種設(shè)計(jì)方法首先確定頂層模塊的設(shè)計(jì)，再進(jìn)行子模塊的詳細(xì)設(shè)計(jì)，而在子模塊的設(shè)計(jì)中可以調(diào)用庫(kù)中已有的模塊或設(shè)計(jì)過(guò)程中保留下來(lái)的實(shí)例。自底向上的設(shè)計(jì)方法與自頂向下的設(shè)計(jì)方法恰恰相反。 在數(shù)字系統(tǒng)的EDA設(shè)計(jì)中往往采用層次化的設(shè)計(jì)方法，分模塊、分層次地進(jìn)行設(shè)計(jì)描述。描述系統(tǒng)總功能的設(shè)計(jì)為頂層設(shè)計(jì)，描述系統(tǒng)中較小單元的設(shè)

12、計(jì)為底層設(shè)計(jì)。整個(gè)設(shè)計(jì)過(guò)程可理解為從硬件的頂層抽象描述向最底層結(jié)構(gòu)描述的一系列轉(zhuǎn)換過(guò)程，直到最后得到可實(shí)現(xiàn)的硬件單元描述為止。層次化設(shè)計(jì)方法比較自由，既可采用自頂向下的設(shè)計(jì)也可采用自底向上設(shè)計(jì)，可在任何層次使用原理圖輸入和硬件描述語(yǔ)言HDL設(shè)計(jì)。 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法一般都是自頂向下(Top-to-Down)的層次化設(shè)計(jì)方法，即從整個(gè)系統(tǒng)的整體要求出發(fā)，自上而下地逐步將系統(tǒng)設(shè)計(jì)內(nèi)容細(xì)化，即把整個(gè)系統(tǒng)分割為若干功能模塊，最后完成整個(gè)系統(tǒng)的設(shè)計(jì)。在電子設(shè)計(jì)領(lǐng)域，自頂向下的層次化設(shè)計(jì)方法，只有在EDA技術(shù)得到快速發(fā)展和成熟應(yīng)用的今天才成為可能，自頂向下的層次化設(shè)計(jì)方法的有效應(yīng)用必須基于功能強(qiáng)大的E

13、DA工具，具備集系統(tǒng)描述、行為描述和結(jié)構(gòu)描述功能為一體的硬件描述語(yǔ)言HDL，以及先進(jìn)的ASIC制造工藝和CPLD/FPGA開(kāi)發(fā)技術(shù)。當(dāng)今，自頂向下的層次化設(shè)計(jì)方法已經(jīng)是EDA技術(shù)的首選設(shè)計(jì)方法，是CPLD/FPGA開(kāi)發(fā)的主要設(shè)計(jì)手段。 EDA技術(shù)的未來(lái)從目前的EDA技術(shù)來(lái)看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。中國(guó)EDA市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是PCB制板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員開(kāi)發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣地區(qū)和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要引進(jìn)和學(xué)習(xí)一些最新的EDA技術(shù)。 在信息通信領(lǐng)域

14、，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開(kāi)拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。要大力推進(jìn)制造業(yè)信息化，積極開(kāi)展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開(kāi)展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。開(kāi)展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)、發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技

15、術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。在ASIC和PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方面發(fā)展。外設(shè)技術(shù)與EDA工程相結(jié)合的市場(chǎng)前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。 中國(guó)1995年以來(lái)加速開(kāi)發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它EDA市場(chǎng)的競(jìng)爭(zhēng)。在EDA軟件開(kāi)發(fā)方面，目前主要集中在美國(guó)。但各國(guó)也正在努力開(kāi)發(fā)相應(yīng)的工具。日本、韓國(guó)都有ASIC設(shè)計(jì)工具，但不對(duì)外開(kāi)放。中國(guó)華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來(lái)會(huì)有更多更好的設(shè)計(jì)工具在各地開(kāi)花結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在

16、成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年增長(zhǎng)率分別達(dá)到了50%和30%。 結(jié)束語(yǔ) EDA技術(shù)為現(xiàn)代數(shù)字系統(tǒng)理論和設(shè)計(jì)的表達(dá)與應(yīng)用提供了可能性，它已不是某一學(xué)科的分支，而是一門(mén)綜合性學(xué)科。EDA技術(shù)打破了計(jì)算機(jī)軟件與硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，它代表了數(shù)字電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。 21世紀(jì)將是EDA技術(shù)的高速發(fā)展時(shí)期,并著眼于數(shù)字邏輯向模擬電路和數(shù)?；旌想娐返姆较虬l(fā)展。EDA將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他領(lǐng)域，隨著基于EDA的SOC設(shè)計(jì)技術(shù)的發(fā)展、軟硬核功能庫(kù)的建立、IP核復(fù)用，以及基于HDL的自頂向下的設(shè)計(jì)理念的確立，未來(lái)的電子系統(tǒng)級(jí)設(shè)

17、計(jì)(ESL)將不再是電子工程師們的專(zhuān)利。1、 簡(jiǎn)述畢業(yè)設(shè)計(jì)開(kāi)始以來(lái)所做的具體工作和取得的進(jìn)展或成果具體工作如下： （1）從畢業(yè)設(shè)計(jì)開(kāi)始，根據(jù)所設(shè)計(jì)的項(xiàng)目，通過(guò)上網(wǎng)、圖書(shū)館等途徑進(jìn)行資料的收集和整理，對(duì)所得的資料進(jìn)行詳細(xì)地閱讀和充分地理解，并確定了設(shè)計(jì)的總體框架和各模塊組成。 （2）根據(jù)個(gè)人設(shè)計(jì)項(xiàng)目，構(gòu)思總體方案，然后再對(duì)各個(gè)模塊進(jìn)行分析。（3）了解各個(gè)功能模塊可以實(shí)現(xiàn)的方案與途徑，再對(duì)各個(gè)方案進(jìn)行優(yōu)缺點(diǎn)比較并確定最后的方案。（4）先用MAXPLUS軟件對(duì)各模塊的波形仿真后，再用模塊法進(jìn)行整體的調(diào)試，通過(guò)編譯后將其下載到FPGA芯片上，最后連接好各管腳，根據(jù)要求進(jìn)行調(diào)試，使設(shè)計(jì)結(jié)果滿(mǎn)足要求。（5

18、）根據(jù)設(shè)計(jì)要求利用MAXPLUS編寫(xiě)、調(diào)試和優(yōu)化程序，根據(jù)功能要求對(duì)其進(jìn)行修改，直至達(dá)到要求能實(shí)現(xiàn)所需的功能。2、 目前存在問(wèn)題，下一步的主要研究任務(wù)，具體設(shè)想與安排 程序調(diào)試可行，各模塊設(shè)計(jì)的電路也可以實(shí)現(xiàn)其功能，目前存在的問(wèn)題就是設(shè)計(jì)的系統(tǒng)有時(shí)會(huì)不穩(wěn)定，還有讀取的數(shù)值反應(yīng)很慢，不能及時(shí)獲取，這就要求我們提高系統(tǒng)的穩(wěn)定性和抗干擾性，并實(shí)現(xiàn)如何使理論與實(shí)際相結(jié)合起來(lái)進(jìn)行綜合調(diào)試，使設(shè)計(jì)能實(shí)現(xiàn)其相應(yīng)的功能。【摘要】 介紹一種以FPGA( Field Programmable Gate Array) 為核心,基于硬件描述語(yǔ)言VHDL的數(shù)字頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn)，采用模塊化單元構(gòu)建系統(tǒng),進(jìn)行數(shù)字頻率計(jì)設(shè)計(jì)

19、與開(kāi)發(fā)的新方法。數(shù)字頻率計(jì)是一種基本的測(cè)量?jī)x器，它被廣泛應(yīng)用與航天、電子、測(cè)控等領(lǐng)域。它的基本測(cè)量原理是，首先通過(guò)分頻器得到1Hz的時(shí)鐘，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)在1S中里的脈沖個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用數(shù)碼管顯示出來(lái)。引言(1)設(shè)計(jì)任務(wù)(2) 總體方案論證與比較(2) EDA及硬件描述語(yǔ)言介紹(2)3.1 EDA 技術(shù)和VHDL語(yǔ)言的特點(diǎn)(2)3.2 FPGA芯片和EPF10K10LC84-4N簡(jiǎn)單介紹(3)3.3 MAXPLUS軟件介紹(3) 4 頻率計(jì)的設(shè)計(jì)原理(5) 5 頻率計(jì)的模塊設(shè)計(jì)(7) 5.1 計(jì)數(shù)模塊(7)5.2 分頻模塊.

20、(8)5.3 檔位模塊.(9)5.4 鎖存模塊.(10)5.5 數(shù)碼管顯示譯碼模塊.(11)6 系統(tǒng)調(diào)試.(11)7 誤差分析.(12)8 結(jié)束語(yǔ).(14)致謝語(yǔ).(14) 參考文獻(xiàn).(14) 引 言本文介紹了在FPGA芯片上實(shí)現(xiàn)高精度頻率計(jì)的設(shè)計(jì)原理和具體的VHDL語(yǔ)言編程思路。現(xiàn)場(chǎng)可編程門(mén)陣列的出現(xiàn)給現(xiàn)代電子設(shè)計(jì)帶來(lái)了極大的方便和靈活性，使復(fù)雜的數(shù)字電子系統(tǒng)設(shè)計(jì)變?yōu)樾酒?jí)設(shè)計(jì)，該系統(tǒng)具有穩(wěn)定可靠、抗干擾能力強(qiáng)和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，同時(shí)還可以很方便地對(duì)設(shè)計(jì)進(jìn)行在線(xiàn)修改。相對(duì)于傳統(tǒng)的系統(tǒng)電路設(shè)計(jì)方法，EDA技術(shù)可采用硬件描述語(yǔ)言來(lái)描述電路系統(tǒng)，而VHDL語(yǔ)言則具有多層次描述系統(tǒng)硬件功能的能力，而

21、且能支持自頂向下的設(shè)計(jì)，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言，這使得設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。通過(guò)編譯后最終下載到具體的FPGA器件中去，本設(shè)計(jì)采用的是 EPF10K10LC84-4N這系列器件，從而實(shí)現(xiàn)可編程邏輯器件的設(shè)計(jì)。頻率測(cè)量是電子測(cè)量技術(shù)中最基本最常見(jiàn)的測(cè)量之一，不少物理量的測(cè)量, 如轉(zhuǎn)速、振動(dòng)頻率等的測(cè)量都涉及到或可以轉(zhuǎn)化為頻率的測(cè)量，數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，但實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線(xiàn)比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，從而造成測(cè)量誤差和可靠性都比較差。而隨著復(fù)雜可編程邏輯器件的廣泛應(yīng)用，以EDA技術(shù)進(jìn)行開(kāi)發(fā)并運(yùn)用VHDL語(yǔ)言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化

22、，同時(shí)可大大提高系統(tǒng)的整體性能和可靠性。1 設(shè)計(jì)任務(wù) 設(shè)計(jì)一個(gè)能夠?qū)⑺鶞y(cè)頻率分為六檔進(jìn)行自動(dòng)換檔的數(shù)字頻率計(jì),且高位顯示檔位，并有秒表功能。第0檔：a100；第1檔：a101；第2檔：a102;第3檔：a103;第4檔：a104；第5檔：a105（基本單位：HZ，a：讀數(shù)）。2 總體方案論證與比較方案1：采用中小規(guī)模數(shù)字電路構(gòu)成頻率計(jì)，由計(jì)數(shù)器構(gòu)成主要的測(cè)量模塊,用定時(shí)器組成主要的控制電路。電路框圖如圖2-1 所示。此方案軟件設(shè)計(jì)簡(jiǎn)單，但外圍芯片過(guò)多，且頻帶窄，實(shí)現(xiàn)起來(lái)較復(fù)雜，功能不強(qiáng)，而且不能程控和擴(kuò)展。被測(cè)信號(hào)比較器量程選擇計(jì)數(shù)器定時(shí)控制模型鍵盤(pán)顯示 圖3-1 方案1 電路框圖方案2：采用

23、大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件實(shí)現(xiàn)數(shù)字頻率計(jì)并用模塊法完成。大規(guī)?，F(xiàn)場(chǎng)可編程器件采用ALTERA公司生產(chǎn)的EPF10K10LC84-4N實(shí)現(xiàn)，其特點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，功能較強(qiáng)。比較：方案1 采用中小規(guī)模集成電路來(lái)實(shí)現(xiàn)，系統(tǒng)電路較復(fù)雜，擴(kuò)展性能差。方案2用可編程邏輯器件實(shí)現(xiàn)大部分硬件電路的功能，并且調(diào)試簡(jiǎn)單。故采用方案2。3 EDA及硬件描述語(yǔ)言介紹3.1 EDA 技術(shù)和VHDL語(yǔ)言的特點(diǎn)EDA（Electronic Design Automation電子設(shè)計(jì)自動(dòng)化）代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向, 它的基本MAXPLUS特征是:設(shè)計(jì)人員按照“自頂向下”( Top Down) 的設(shè)計(jì)方法, 對(duì)整個(gè)系統(tǒng)

24、進(jìn)行方案設(shè)計(jì)和功能劃分,系統(tǒng)的關(guān)鍵電路用一片或幾片專(zhuān)用集成電路( ASIC) 實(shí)現(xiàn),然后采用硬件描述語(yǔ)言HDL（Hardware Description Language硬件描述語(yǔ)言）完成系統(tǒng)行為級(jí)設(shè)計(jì),最后通過(guò)綜合器和適配器生成最終目標(biāo)器件9。FPGA可以通過(guò)軟件編程對(duì)目標(biāo)器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu),能隨時(shí)對(duì)設(shè)計(jì)進(jìn)行調(diào)整,具有集成度高、結(jié)構(gòu)靈活、開(kāi)發(fā)周期短、快速可靠性高等特點(diǎn), 數(shù)字設(shè)計(jì)在其中快速發(fā)展,應(yīng)用這種技術(shù)可使設(shè)計(jì)過(guò)程大大簡(jiǎn)化軟件全部采用,VHDL語(yǔ)言進(jìn)行編寫(xiě)。據(jù)統(tǒng)計(jì)，目前發(fā)達(dá)國(guó)家在電子產(chǎn)品開(kāi)發(fā)中EDA工具的利用率已達(dá)50%4，而大部分的ASIC和FPGA 已采用HDL設(shè)計(jì)。EDA

25、技術(shù)以VHDL高層次綜合能力為特點(diǎn)，支持不同領(lǐng)域A行為、結(jié)構(gòu)、幾何B中各種層次A從系統(tǒng)級(jí)直至開(kāi)關(guān)級(jí)B的設(shè)計(jì)描述和自頂向下以及自底向上等設(shè)計(jì)方法。由于VHDL已成為IEEE準(zhǔn)，目前的EDA工具可以使ASIC系統(tǒng)行為、功能、算法的VHDL 描述直接綜合生成FPGA 器件，因此可以使設(shè)計(jì)者將精力集中于設(shè)計(jì)構(gòu)思，從而提高設(shè)計(jì)效率，同時(shí)也利于設(shè)計(jì)的分交流和重用。VHDL語(yǔ)言最大的特點(diǎn)是描述能力極強(qiáng),可以覆蓋邏輯設(shè)計(jì)的諸多領(lǐng)域和層次, 并支持眾多的硬件模型。其特點(diǎn)包括:( 1) 設(shè)計(jì)技術(shù)齊全, 方法靈活, 支持廣泛;( 2) 系統(tǒng)硬件描述能力強(qiáng);( 3) VHDL 語(yǔ)言可以與工藝無(wú)關(guān)地進(jìn)行編程;( 4)

26、VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范, 易于共享和重用。3.2 FPGA芯片和EPF10K10LC84-4N簡(jiǎn)單介紹 (1) FPGA簡(jiǎn)介 FPGA (Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程邏輯陣列，是大規(guī)?？删幊碳呻娐返闹髁髌骷?。FPGA一般由三種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)組成，這三種可編程電路是:可編程邏輯陣列LAB(LogicArrayBlock)、輸人輸出模塊和互連資源(IntereonnectResource)。它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半

27、定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA器件及其開(kāi)發(fā)系統(tǒng)是開(kāi)發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)，這利用計(jì)算機(jī)輔助設(shè)計(jì)，繪制出實(shí)現(xiàn)用戶(hù)邏輯的原理圖、編輯布爾方程或用硬件描述語(yǔ)言等方式作為設(shè)計(jì)輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動(dòng)布局布線(xiàn)、模擬仿真的過(guò)程；最后生成配置FPGA器件的數(shù)據(jù)文件，對(duì)FPGA器件初始化14。這樣就實(shí)現(xiàn)了滿(mǎn)足用戶(hù)要求的專(zhuān)用集成電路，真正達(dá)到了用戶(hù)自行設(shè)計(jì)、自行研制和自行生產(chǎn)集成電路的目的。 FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM

28、編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。概括地說(shuō)，F(xiàn)PGA器件具有下列優(yōu)點(diǎn)：高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可無(wú)限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證。(2) EPF10K10LC84-4N介紹 可編程器件EPF10K10LC84-4實(shí)現(xiàn)IIC總線(xiàn)的通訊接口的基本原理，并給出了部分的VHDL語(yǔ)言描述。該通訊接口與專(zhuān)用的接口芯片相比，具有使用靈活、系統(tǒng)配置方便的特點(diǎn)。 關(guān)鍵詞：IIC總線(xiàn) CPLD VHDL ISPIIC總線(xiàn)是PHILIPS公司開(kāi)發(fā)的一種簡(jiǎn)單、雙向、二線(xiàn)制、同步串行總線(xiàn)。它只需兩根線(xiàn)（串行時(shí)鐘線(xiàn)和串行數(shù)

29、據(jù)線(xiàn)）即可在連接于總線(xiàn)上的器件之間傳送信息12。該總線(xiàn)是高性能串行總線(xiàn)，具備多主機(jī)系統(tǒng)所需要的裁決和高低速設(shè)備同步等功能，應(yīng)用極為廣泛。目前市場(chǎng)上雖然有專(zhuān)用IIC總線(xiàn)接口芯片，但是地址可選范圍小、性能指標(biāo)固定、功能單一、使用不方便。根據(jù)IIC總線(xiàn)的電氣特性及其通訊協(xié)議，采用ALTERA公司的FLEX10K系列ISP器件EPF10K10LC84-4可以方便地實(shí)現(xiàn)IIC總線(xiàn)的通訊接口，且具有高速、易調(diào)試、可以靈活地實(shí)現(xiàn)地在線(xiàn)配置等優(yōu)點(diǎn)，同時(shí)大大地減少了系統(tǒng)的開(kāi)發(fā)周期。IIC總線(xiàn)的數(shù)據(jù)傳輸規(guī)范IIC總線(xiàn)主從機(jī)之間的一次數(shù)據(jù)傳送稱(chēng)為一幀，由啟動(dòng)信號(hào)、地址碼、若干數(shù)據(jù)字節(jié)、應(yīng)答位以及停止信號(hào)等組成。通訊

30、啟動(dòng)時(shí)，主動(dòng)發(fā)送一個(gè)啟動(dòng)信號(hào)（當(dāng)SCL線(xiàn)上是高電平時(shí)，SDA線(xiàn)上產(chǎn)生一個(gè)下降沿）、從機(jī)的地址碼（8位）和讀寫(xiě)信號(hào)；通訊停止時(shí)，主機(jī)發(fā)送一個(gè)停止信號(hào)（當(dāng)SCL線(xiàn)上是高電平時(shí)，SDA線(xiàn)上產(chǎn)生一個(gè)上升沿）。8在數(shù)據(jù)傳送過(guò)程中，當(dāng)SCL線(xiàn)上是高電平時(shí)，必須保證SDA線(xiàn)上的數(shù)據(jù)穩(wěn)定；傳送一個(gè)字節(jié)的數(shù)據(jù)，必須由接收機(jī)發(fā)一個(gè)應(yīng)答信號(hào)。總線(xiàn)的傳輸碼速率為100kbps（標(biāo)準(zhǔn)）400kbps（高速）。采用+5V電源供電時(shí)，輸入電平規(guī)定為：VILmax=1.5V，VIHmin=3V；采用寬電源電壓時(shí)，電平規(guī)定為：VILmax=1.5VDD，VIHmin=3VDD10。 3.3 MAXPLUS軟件介紹 (1) MA

31、XPLUS的概述Max+plus是Altera公司提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plus界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件15。在Max+plus上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Max+plus開(kāi)發(fā)系統(tǒng)的特點(diǎn)： 開(kāi)放的界面Max+plus支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。1

32、0 與結(jié)構(gòu)無(wú)關(guān)Max+plus系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境13。完全集成化Max+plus的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。 豐富的設(shè)計(jì)庫(kù)Max+plus提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能（Mage-Function）。 模塊化工具設(shè)計(jì)人員可以從

33、各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶(hù)化。 硬件描述語(yǔ)言（HDL）Max+plus軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括VHDL、Verilog HDL和Altera自己的硬件描述語(yǔ)言AHDL。 (2) MAXPLUS的應(yīng)用 原理圖輸入（Graphic Editor）MAX+PLUSII軟件具有圖形輸入能力,用戶(hù)可以方便的使用圖形編輯器輸入電路圖,圖中的元器件可以調(diào)用元件庫(kù)中元器件,除調(diào)用庫(kù)中的元件以外,還可以調(diào)用該軟件中的符號(hào)功能形成的功能塊.圖形編輯器窗口見(jiàn)圖（一）。 硬件描述語(yǔ)言輸入（Text Editor）MAX+PLUSII軟件中有一個(gè)集成的文本編輯器,該編輯器支持V

34、HDL,AHDL和Verilog硬件描述語(yǔ)言的輸入,同時(shí)還有一個(gè)語(yǔ)言模板使輸入程序語(yǔ)言更加方便,該軟件可以對(duì)這些程序語(yǔ)言進(jìn)行編譯并形成可以下載配置數(shù)據(jù)。5 波形編輯器(aveform Editor)在進(jìn)行邏輯電路的行為仿真時(shí)，需要在所設(shè)計(jì)電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（*.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。使用時(shí)只要將欲輸入波形的時(shí)間段用鼠標(biāo)涂黑，然后選擇工具條中的按鈕，例如，如果要某一時(shí)間段為高電平，只需選擇按鈕 ”1”。還可以使用輸入的波形(*.WDF文件)經(jīng)過(guò)編譯生成邏輯功能塊，相當(dāng)于已知一個(gè)芯片的輸入輸出波形，但不知是

35、何種芯片，使用該軟件功能可以解決這個(gè)問(wèn)題，設(shè)計(jì)出一個(gè)輸入和輸出波形相同CPLD電路。 管腳（底層）編輯窗口(Floorplan Editor)該窗口用于將已設(shè)計(jì)好邏輯電路的輸入輸出節(jié)點(diǎn)賦予實(shí)際芯片的引腳,通過(guò)鼠標(biāo)的拖拉，方便的定義管腳的功能。 編程文件的產(chǎn)生 編譯器中的裝配程序(Assembler)將編譯好的程序創(chuàng)建一個(gè)或多個(gè)編程目標(biāo)文件：EPROM配置文件（*.POF）例如,MAX7000系列SRAM文件（*.SCF）例如,FLEX8000系列的配置芯片EPROM十六進(jìn)制文件(*.HEX)文本文件(*.TTF) 仿真當(dāng)設(shè)計(jì)文件被編譯好,并在波形編輯器中將輸入波形編輯完畢后,就可以進(jìn)行行為仿真

36、了,通過(guò)仿真可以檢驗(yàn)設(shè)計(jì)的邏輯關(guān)系是否準(zhǔn)確.4 頻率計(jì)的設(shè)計(jì)原理 (1) 測(cè)頻原理眾所周知, 所謂“頻率”就是周期性信號(hào)在單位時(shí)間1S內(nèi)變化的次數(shù),若在一定時(shí)間間隔T內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)N, 則其頻率可表示為:f=N/T。數(shù)字頻率計(jì)測(cè)頻率的原理框圖可如圖4-1-1所示。其中脈沖形成電路的作用是:將被測(cè)信號(hào)變成脈沖信號(hào), 其重復(fù)頻率等于被測(cè)頻率fx。時(shí)間基準(zhǔn)信號(hào)發(fā)生器提供標(biāo)準(zhǔn)的時(shí)間脈沖信號(hào)、若其周期為1s。則門(mén)控電路的輸出信號(hào)持續(xù)時(shí)間亦準(zhǔn)確地等于1s，閘門(mén)電路由標(biāo)準(zhǔn)秒信號(hào)進(jìn)行控制。當(dāng)秒信號(hào)來(lái)到時(shí)閘門(mén)開(kāi)通，被測(cè)脈沖信號(hào)通過(guò)閘門(mén)送到計(jì)數(shù)譯碼顯示電路；秒信號(hào)結(jié)束時(shí)閘門(mén)關(guān)閉, 計(jì)數(shù)器停止計(jì)

37、數(shù)。由于計(jì)數(shù)器計(jì)得的脈沖數(shù)N是在1秒時(shí)間內(nèi)的累計(jì)數(shù), 所以被測(cè)頻率為NHz。目前, 有幾種常用的數(shù)字頻率測(cè)量方法，介紹如下： 直接測(cè)頻法直接測(cè)頻法是將被測(cè)信號(hào)整形后加到閘門(mén)的一個(gè)輸入端，在閘門(mén)開(kāi)通的時(shí)間（T）內(nèi)，被測(cè)信號(hào)的脈沖被送計(jì)數(shù)器進(jìn)行計(jì)數(shù)。設(shè)計(jì)數(shù)器記得的值為N，由頻率計(jì)算式可得被測(cè)信號(hào)頻率為f = N/T2。分析可知，本方法在頻率較低時(shí)誤差較大。增大T 可以提高測(cè)量精度，但仍難以滿(mǎn)足題目發(fā)揮部分的要求。圖4-1-1 數(shù)字頻率計(jì)系統(tǒng)原理方框圖 組合法被測(cè)信號(hào)頻率較低時(shí)，通過(guò)直接測(cè)量周期可提高精度。因此，當(dāng)被測(cè)信號(hào)頻率較高時(shí)采用直接測(cè)頻，而當(dāng)被測(cè)信號(hào)頻率較低時(shí)采用先測(cè)量周期，然后換算成頻率的

38、方法，就稱(chēng)為組合測(cè)量法。測(cè)頻與測(cè)周時(shí)誤差相等時(shí)對(duì)應(yīng)的頻率即為中介頻率，它成為測(cè)頻與測(cè)周的分水嶺。這種方法可在一定程度上彌補(bǔ)方（1）的不足，提高測(cè)量精度。 倍頻法由于直接測(cè)頻法在被測(cè)信號(hào)頻率較高時(shí)測(cè)量精度高，故可以將被測(cè)信號(hào)分為幾個(gè)頻段，在不同的頻段采用不同的倍頻系數(shù)，將低頻信號(hào)轉(zhuǎn)化成高頻信號(hào)，從而提高測(cè)量精度。這種方法即為倍頻法。 高精度恒誤差測(cè)量法根據(jù)高精度恒誤差測(cè)量法的原理，具有如下的測(cè)頻方案。電路原理見(jiàn)圖4-1-2電路中，預(yù)置門(mén)控信號(hào)控制計(jì)數(shù)的時(shí)間，可由計(jì)數(shù)器實(shí)現(xiàn)，CNT1 和CNT2 是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)信號(hào)從CNT1 的時(shí)鐘輸入端CLK1 輸入，設(shè)其頻率為Fs ，被測(cè)信號(hào)經(jīng)過(guò)整形后

39、從CNT2的CLK端輸入，設(shè)其頻率為Fx ，測(cè)量值為Fxe 。預(yù)置門(mén)控信號(hào)為高電平時(shí)，經(jīng)整形后的被測(cè)信號(hào)的上升沿通過(guò)D 觸發(fā)器后，輸出Q 端啟動(dòng)兩計(jì)數(shù)器同時(shí)進(jìn)行計(jì)數(shù)，當(dāng)預(yù)置門(mén)控信號(hào)為低電平時(shí)，經(jīng)整形后的被測(cè)信號(hào)的一個(gè)上升沿使兩計(jì)數(shù)器同時(shí)停止計(jì)數(shù)。設(shè)在一次記數(shù)過(guò)程中，對(duì)標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)值為Ns ，被測(cè)信號(hào)計(jì)數(shù)值為Nx ，則存在以下關(guān)系： Fx / Nx = Fs / Ns 即： Fx =( Fs / Ns )* Nx相對(duì)誤差公式為 = 2 / N + F / F2從相對(duì)誤差公式中分析可知，其測(cè)量精度與被測(cè)信號(hào)無(wú)關(guān)，只與標(biāo)準(zhǔn)信號(hào)頻率精度有關(guān)。顯然， Ns 決定于預(yù)置門(mén)時(shí)間Ts 和標(biāo)準(zhǔn)信號(hào)源的頻率，其關(guān)

40、系如下：NS = Ts * Fs如果采用頻率為1MHz 的標(biāo)準(zhǔn)信號(hào)源，則有S 1/ N若預(yù)置門(mén)時(shí)間Ts取0.1 秒，則NS =0.1100000 =10000， 110-4可見(jiàn)，在整個(gè)測(cè)量范圍內(nèi)，精度可達(dá)到題目要求，若采用更高頻率的信號(hào)源或適當(dāng)延遲預(yù)置門(mén)時(shí)間，則可達(dá)到更高的測(cè)量精度。本設(shè)計(jì)就采用高精度恒誤差測(cè)量法。圖4-1-2 高精度恒誤差測(cè)量法框圖（2 設(shè)計(jì)原理本設(shè)計(jì)系統(tǒng)正常工作時(shí), 可測(cè)試0999MHz的頻率,設(shè)計(jì)主要由分頻模塊、控制模塊、計(jì)數(shù)模塊、鎖存模塊等幾個(gè)模塊組成。被測(cè)信號(hào)接入計(jì)數(shù)器的輸入端SIG, 用5MHz 時(shí)鐘通過(guò)CLK 端口輸入, 經(jīng)過(guò)分頻器分頻為1Hz工作頻率提供給測(cè)頻器

41、, 再用測(cè)頻器SHIXU 測(cè)頻, SHIXU 的計(jì)數(shù)使能信號(hào)Q能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào), 并對(duì)頻率計(jì)中的計(jì)數(shù)器COUTN1 的Q 使能端進(jìn)行同步控制。當(dāng)Q 高電平時(shí)允許計(jì)數(shù);低電平時(shí)停止計(jì)數(shù), 并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間, 首先需要一個(gè)鎖存信號(hào)UP的上升沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖存進(jìn)鎖存器LOCK1 中,當(dāng)sig的頻率高出或低于某個(gè)量程, lock模塊會(huì)根據(jù)具體的值選擇相應(yīng)合適的量程( 本設(shè)計(jì)共可分為六個(gè)量程) ,再由chose選擇具體的通路, 由display實(shí)現(xiàn)動(dòng)態(tài)掃描顯示, 掃描顯示模塊有sele控制七段數(shù)碼管的片選信號(hào), 中間鎖存保存的BCD 碼數(shù)據(jù)動(dòng)態(tài)掃描譯碼, 以

42、十進(jìn)制形式顯示。以上的個(gè)功能模塊都是在EPF10K10LC84-4N這芯片中運(yùn)行, 用VHDL予以實(shí)現(xiàn)的, 較之以往的傳統(tǒng)型電路更為簡(jiǎn)單, 更易于實(shí)現(xiàn)頻率計(jì)的小型化、微型化甚至芯片化設(shè)計(jì)。信號(hào)從被測(cè)信號(hào)輸入處輸入到波形整形電路后, 經(jīng)過(guò)FPGA 算法處理, 再由數(shù)字顯示部分輸出。在數(shù)字顯示部分根據(jù)不同的檔位,讀出相應(yīng)的結(jié)果,并加上秒表顯示輸出。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定,不會(huì)由于周期性的清零而不斷閃爍。鎖存信號(hào)后, 必須有一清零信號(hào)CLR 對(duì)計(jì)數(shù)器清零, 為下一秒的計(jì)數(shù)操作作準(zhǔn)備。5 頻率計(jì)的模塊設(shè)計(jì)數(shù)字頻率計(jì)的各模塊總連結(jié)框圖如圖5-1所示。 圖5-1 各模塊總連接圖5.1 計(jì)數(shù)模塊(1

43、) 計(jì)數(shù)器功能 計(jì)數(shù)器的作用是對(duì)輸入脈沖計(jì)數(shù),此計(jì)數(shù)器的特殊之處是, 有一時(shí)鐘使能輸入端Q,用于鎖定計(jì)數(shù)值,當(dāng)高電平時(shí)計(jì)數(shù)允許, 低電平時(shí)計(jì)數(shù)禁止。(2) 原件符號(hào)圖及仿真波形圖 計(jì)數(shù)模塊的模塊圖如圖5-1-2所示，可以定義輸入、輸出信號(hào)如下：Q：計(jì)數(shù)使能信號(hào)，當(dāng)Q為高電平時(shí)則開(kāi)始計(jì)數(shù)，為低電平時(shí)則停止CLR：復(fù)位信號(hào)SIG：被測(cè)頻率輸入端HP：計(jì)數(shù)輸出端圖5-1-1 計(jì)數(shù)模塊圖 計(jì)數(shù)模塊仿真 仿真波形圖如圖5-1-2所示，從圖中可以看出：當(dāng)有一被測(cè)頻率且Q為高電平時(shí)，計(jì)數(shù)開(kāi)始直到變?yōu)榈碗娖綖橹?，?dāng)CLK為1時(shí)，計(jì)數(shù)器清零。 圖5-1-2 計(jì)數(shù)模塊的仿真波形圖5.2 分頻模塊 (1) 分頻器功

44、能 在數(shù)字電路中，分頻的原理也無(wú)非就是計(jì)數(shù)，分頻器其實(shí)就是個(gè)計(jì)數(shù)器。想得到多少分頻只要將該計(jì)數(shù)器的模取為該數(shù)值就行了，所以分頻器的設(shè)計(jì)與計(jì)數(shù)器大同小異。當(dāng)系統(tǒng)正常工作時(shí),系統(tǒng)時(shí)鐘經(jīng)分頻模塊分頻得到1Hz的時(shí)鐘, 作為頻率測(cè)量控制電路的輸人信號(hào),完成在1s的時(shí)間里對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)。(2) 原件符號(hào)圖及仿真波形圖 分頻模塊的模塊圖如圖5-2-1所示，由圖可以定義輸入、輸出信號(hào)如下：CLK：系統(tǒng)輸入時(shí)鐘，5MHzCOUNT：分頻輸出時(shí)鐘信號(hào)，1Hz圖5-2-1 分頻模塊圖 分頻模塊仿真 仿真波形圖如圖5-2-1所示，從圖中可以看出：當(dāng)時(shí)鐘信號(hào)還沒(méi)到達(dá)時(shí)，不會(huì)翻轉(zhuǎn)直到為5MHz后才翻轉(zhuǎn)一次，即為1H

45、z，因?yàn)轭l率太大，圖中只有部分顯示。 圖5-2-1 分頻模塊的波形仿真圖5.3 檔位模塊 (1) 檔位模塊的輸入、輸出信號(hào)的定義 圖5-3-1 檔位模塊圖檔位模塊的模塊圖如圖5-3-1所示，由圖可以得到輸入、輸出信號(hào)的定義： 輸入信號(hào)HP：由計(jì)數(shù)模塊提供，計(jì)數(shù)值 UP：輸入信號(hào)為上升沿時(shí)，開(kāi)始分檔，從高位分起 輸出信號(hào)AD：對(duì)應(yīng)四個(gè)數(shù)碼管 DANG：檔位顯示(2) 檔位模塊仿真仿真波形圖如圖5-3-2所示，從圖中可以看出：當(dāng)UP為上升沿時(shí)，開(kāi)始進(jìn)行分檔，從顯示的數(shù)字可以知道，輸出為0檔。 圖5-3-2 檔位模塊的波形仿真圖5.4 鎖存模塊 (1) 鎖存器功能由于閘門(mén)開(kāi)啟時(shí)間很短，為了防止失去閘

46、門(mén)信號(hào)后，譯碼顯示電路無(wú)法顯示計(jì)數(shù)器的值。在本系統(tǒng)中設(shè)計(jì)了一鎖存電路模塊作為數(shù)據(jù)暫存器，用于閘門(mén)關(guān)閉后鎖存計(jì)數(shù)值，以便譯碼顯示電路可靠地譯碼和顯示測(cè)量結(jié)果，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。(2) 原件符號(hào)圖及仿真波形圖 鎖存模塊的模塊圖如圖5-4-1所示，由圖可以定義輸入、輸出信號(hào)如下：CLR：信號(hào)為下降沿時(shí)開(kāi)始對(duì)數(shù)據(jù)進(jìn)行鎖存AD，DANG：輸入信號(hào)由分檔模塊提供A11D11，DANG11：對(duì)應(yīng)的鎖存輸出數(shù)據(jù)圖5-4-1 鎖存模塊圖 鎖存模塊仿真仿真波形圖如圖5-4-2所示，從圖中可以看出：當(dāng)CLR為下降沿時(shí)，鎖存器對(duì)輸入數(shù)據(jù)一一進(jìn)行鎖存。 圖5-4-2 鎖存模塊的波形仿真圖5.5 數(shù)碼管

47、顯示譯碼模塊(1) 輸入、輸出信號(hào)定義圖5-5-1 數(shù)碼管顯示譯碼模塊圖 輸入信號(hào)D：4位的BCD碼輸入信號(hào)，由數(shù)碼管掃描模塊提供 輸出信號(hào)Q：分別對(duì)應(yīng)于7段LED的7個(gè)輸入端口(2) 功能描述 在顯示中，顯示設(shè)備為7段LED，它將輸出的數(shù)據(jù)分別顯示在7個(gè)LED上，由于采用動(dòng)態(tài)掃描顯示，只須輸出一下LED所須的驅(qū)動(dòng)信號(hào)即可，這里采用共陰極LED，所以輸出06高電平有效。 6系統(tǒng)調(diào)試 本設(shè)計(jì)采用的是EDA-V型實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，系統(tǒng)調(diào)試是用模塊法將其編譯后再下載到EPF10K10LC84-4芯片上，并在實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上進(jìn)行驗(yàn)證，實(shí)際測(cè)試表明系統(tǒng)的各項(xiàng)功能可以實(shí)現(xiàn)且系統(tǒng)工作穩(wěn)定可靠，實(shí)物圖如圖6-1所示

48、。被測(cè)頻率：9.537Hz;所測(cè)頻率：9100Hz即9Hz；高位0：第0檔；48表示時(shí)間，后四位則為所測(cè)頻率值被測(cè)頻率：5MHz;所測(cè)頻率：5000103Hz即5MHz；高位3：第3檔；14表示時(shí)間，后四位則為所測(cè)頻率值圖6-1 實(shí)物圖7 誤差分析頻率計(jì)所測(cè)值記錄如表所示:表一 第0檔：a100Hz次數(shù)123被測(cè)頻率SIG9.537 Hz610.352 Hz2441.406 Hz測(cè)出頻率（Hz）96102441表二 第1檔：a101Hz次數(shù)123被測(cè)頻率SIG19531.25Hz39062.5 Hz78125Hz測(cè)出頻率（Hz）195339067812表三 第2檔：a102Hz次數(shù)123被測(cè)頻

49、率SIG156250 Hz312500Hz625000 Hz測(cè)出頻率（Hz）156231256250表四 第3檔：a103Hz次數(shù)123被測(cè)頻率SIG1.25MHz5MHz2.5MHz測(cè)出頻率（Hz）125050002500表五 第4檔：a104Hz次數(shù)12被測(cè)頻率SIG10MHz20MHz測(cè)出頻率（Hz）10002000記錄表只對(duì)幾組頻率進(jìn)行測(cè)試,由所測(cè)結(jié)果分析,如果被測(cè)頻率有小數(shù)的話(huà),顯示出的數(shù)值則把小數(shù)部分忽略,取讀數(shù)值的高四位,會(huì)產(chǎn)生一定的誤差，除此之外，還有其它誤差，分析如下：（1）量化誤差設(shè)測(cè)的頻率為FX ，被測(cè)頻率真實(shí)值為Fxe ，標(biāo)準(zhǔn)頻率為F S ，在一次測(cè)量中，預(yù)置門(mén)信號(hào)時(shí)間為T(mén)P ，被測(cè)信號(hào)計(jì)數(shù)值為N x ，標(biāo)準(zhǔn)時(shí)基信號(hào)計(jì)數(shù)值為Ns。F X 計(jì)數(shù)的起止時(shí)間都是由被測(cè)信號(hào)的上升沿觸發(fā)的，在T P 時(shí)間內(nèi)對(duì)F X 計(jì)數(shù)Nx 無(wú)誤差，在此時(shí)間內(nèi)FS 的計(jì)數(shù)值N s 最多相差一個(gè)脈沖，即S 1 而 Fx / Nx = F S/N xFxe / Nx = FS /（NS + S ） 由以上兩式可