運(yùn)算器組成實(shí)驗(yàn)

1、實(shí)驗(yàn)二運(yùn)算器組成實(shí)驗(yàn)1 .算術(shù)邏輯運(yùn)算實(shí)驗(yàn)一.實(shí)驗(yàn)?zāi)康? .了解簡單運(yùn)算器的數(shù)據(jù)傳輸通路。2 .驗(yàn)證運(yùn)算功能發(fā)生器的組合功能。3 .掌握算術(shù)邏輯運(yùn)算加、減、與的工作原理。4 .驗(yàn)證實(shí)驗(yàn)臺運(yùn)算的8位加、減、與、直通功能。5 .按給定數(shù)據(jù)，完成幾種指定的算術(shù)和邏輯運(yùn)算。二.實(shí)驗(yàn)內(nèi)容1 .實(shí)驗(yàn)原理算術(shù)邏輯單元ALU的數(shù)據(jù)通路如圖2-1所示。其中運(yùn)算器ALU181根據(jù)74LS181的功能用VHDL硬件描述語言編輯而成，構(gòu)成8位字長的ALU。參加運(yùn)算的兩個8位數(shù)據(jù)分別為A7.0和B7.0,運(yùn)算模式由S3.0的16種組合決定，而S3.0的值由4位2進(jìn)制計(jì)數(shù)器LPM_COUNTER產(chǎn)生，計(jì)數(shù)時鐘是Sclk（

2、圖2-1）;此外，設(shè)M=0,選擇算術(shù)運(yùn)算，M=1為邏輯運(yùn)算，Cn為低位的進(jìn)位位；F7.0為輸出結(jié)果，Co為運(yùn)算后的輸出進(jìn)位位。兩個8位數(shù)據(jù)由總線IN7.0分別通過兩個電平鎖存器74373鎖入，ALU功能如表2-1所示。表2-1ALU181的運(yùn)算功能選擇端高電平作用數(shù)據(jù)S3S2S1S0M=HM=L算術(shù)操作邏輯功能Cn=L（無進(jìn)位）Cn=H（有進(jìn)位）0000F=AF=AF=人加10001F=A+BF=A+BF=(A+B)加10010f=AbF=A+BF=A+B+10011F=0F=減1（2的補(bǔ)碼）F=00100F=ABF=A力口ABF=A力口AB加10101F=BF=(A+B)加aBF=(A+B)

3、加a1B+10110F=A©BF=人減8F=人減8減10111F=ABF=A+BF=(A+B)減11000F=A+BF=A力口ABF=人加人8力口11001F=ABF=A力口BFfA加B加11010F=BF=(A+B)力口ABF=(A+Z)加AB力口11011F=ABF=ABF=ABM11100F=1F=人加人F=A加A加11101F=A+BF=(A+B)加AF=(A+B)力口A力口11110F=A+BF=(A+B)力口AF=(A+B)加A加11111F=AF=AF=八減1注1、*表示每一位都移至下一更高有效位，“+”是邏輯或，“加”是算術(shù)加注2、在借位減法表達(dá)上，表2-1與標(biāo)準(zhǔn)的7

4、4181的真值表略有不同。三.實(shí)驗(yàn)步驟（1）設(shè)計(jì)ALU元件在QuartusII環(huán)境下，用文本輸入編輯器TextEditor輸入ALU181.VHD算術(shù)邏輯單元文件，編譯VHDL文件，并將ALU181.VHD文件制作成一個可調(diào)用的原理圖元件。（2）以原理圖方式建立頂層文件工程選擇圖形方式。根據(jù)圖2-1輸入實(shí)驗(yàn)電路圖，從QuartusII的基本元件庫中將各元件調(diào)入圖形編輯窗口、連線，添加輸入輸出引腳。將所設(shè)計(jì)的圖形文件ALU.bdf保存到原先建立的文件夾中，將當(dāng)前文件設(shè)置成工程文件，以后的操作就都是對當(dāng)前工程文件進(jìn)行的。(3)器件選擇選才iCyclone系列，在Devices中選擇器件EP1C6Q

5、C240Gs編譯，引腳鎖定，再編譯。引腳鎖定后需要再次進(jìn)行編譯，才能將鎖定信息確定下來，同時生成芯片編程/配置所需要的各種文件。(4)芯片編程Programming(可以直接選擇光盤中的示例已完成的設(shè)計(jì)進(jìn)行驗(yàn)證實(shí)驗(yàn))打開編程窗口。將配置文件ALU.sof下載進(jìn)GW48系列現(xiàn)代計(jì)算機(jī)組成原理系統(tǒng)中的FPGA中。(5)選擇實(shí)驗(yàn)系統(tǒng)的電路模式是NO.0,驗(yàn)證ALU的運(yùn)算器的算術(shù)運(yùn)算和邏輯運(yùn)算功能根據(jù)表2-1,從鍵盤輸入數(shù)據(jù)A7.0和B7.0,并設(shè)置S3.0、M、Cy,驗(yàn)證ALU運(yùn)算器的算術(shù)運(yùn)算和邏輯運(yùn)算功能，記錄實(shí)驗(yàn)數(shù)據(jù)。LPMCdUNTTERNOOSclcnp.jo74373b月7.JOD-等E?

6、肛ALU1S1BT7.mOCTALLATCHESM即與CNOCTALLATCHESIIIJIUIIJII74373bOENIG06NDIS-11GiIHRw4COS3.0IM7.0l-KEY2.KEY1AO_B1KEYSSCLKiKEY65KEY?M-KEY8Al7.-0J-iED2,LED1日卜工印4,LED3F7.J0-LffiB.LEDSCN4LED7S3.OLaB辛N河r產(chǎn)書.F7.'.d*THHZ3>CN4圖2-1算術(shù)邏輯單元ALU實(shí)驗(yàn)原理圖四.實(shí)驗(yàn)任務(wù)(1)按圖2-1所示，在本驗(yàn)證性示例中用數(shù)據(jù)選擇開關(guān)(鍵3控制)的高/低電平選擇總線通道上的8位數(shù)據(jù)進(jìn)入對應(yīng)白7437

7、3中；即首先將鍵3輸入高電平，用鍵2、鍵1分別向A7.0置數(shù)01010101(55H),這時在數(shù)碼管4/3上顯示輸入的數(shù)據(jù)(55H);然后用鍵3輸入低電平，再用鍵2、鍵1分別向B7.0置數(shù)10101010(AAH),這時在數(shù)碼管2/1上顯示輸入的數(shù)據(jù)(AAH);這時表示在圖2-1中的兩個74373鎖存器中分別被鎖入了加數(shù)55H和被加數(shù)AAH。可雙擊圖2-1的ALU181元件，了解其VHDL描述。(2)設(shè)定鍵8為低電平，即M=0(允許算術(shù)操作)，鍵6控制時鐘SCLK可設(shè)置表2-1的S3.0=0F?，F(xiàn)連續(xù)按動鍵6,設(shè)置操作方式選擇S3.0=9(加法操作)，使數(shù)碼管8顯示9,以驗(yàn)證ALU的算術(shù)運(yùn)算功

8、能：當(dāng)鍵7設(shè)置cn=0(最低位無進(jìn)位)時，數(shù)碼管7/6/5=0FF(55H+AAH=0FFH);當(dāng)鍵7設(shè)置cn=1(最低位有進(jìn)位)時，數(shù)碼管7/6/5=100(55H+AAH+1=100H);(3)若設(shè)定鍵8為高電平，即M=1,鍵KEY6控制時鐘SCLK設(shè)置S3.0=0F,KEY7設(shè)置cn=0或cn=1,驗(yàn)證ALU的邏輯運(yùn)算功能，并記錄實(shí)驗(yàn)數(shù)據(jù)。表2-2A7.0,B7.0設(shè)置值檢查F7.0SW_B寄存器內(nèi)容S3S2S1S0MBUSA7.0B7.0010101011010101010010101011010101010(4)驗(yàn)證ALU181的算術(shù)運(yùn)算和邏輯運(yùn)算功能，ALU181模塊功能可參照表2

9、-1。表2-3給定了寄存器DRl=A7.0和DR2=B7.0的數(shù)據(jù)（十六進(jìn)制），要求根據(jù)此數(shù)據(jù)對照邏輯功能表所得的理論值（要求課前完成）與實(shí)驗(yàn)結(jié)果值進(jìn)行比較（均采用正邏輯0）。（4）表2-4列出了8種常用的算術(shù)與邏輯運(yùn)算要求指定的操作內(nèi)容，正確選擇運(yùn)算器數(shù)據(jù)通路、控制參數(shù)S3、S2、S1、S0、M,并將實(shí)驗(yàn)結(jié)果值填入括號內(nèi)，表中給定原始數(shù)據(jù)DR1=A7.0和DR2=B7.0,以后的數(shù)據(jù)取自前面運(yùn)算的結(jié)果。表2-3S3S2S1S0A7.0B7.0算術(shù)運(yùn)算M=0邏輯運(yùn)算（M=1）cn=0（無進(jìn)位）cn=1（有進(jìn)位）0000AA55F=()F=()F=()0001AA55F=()F=()F=()00

10、10AA55F=()F=()F=()0011AA55F=()F=()F=()0100FF01F=()F=()F=()0101FF01F=()F=()F=()0110FF01F=()F=()F=()0111FF01F=()F=()F=()1000FFFFF=()F=()F=()1001FFFFF=()F=()F=()1010FFFFF=()F=()F=()1011FFFFF=()F=()F=()11005501F=()F=()F=()11015501F=()F=()F=()11105501F=()F=()F=()11115501F=()F=()F=()表2-48種常用的算術(shù)與邏輯運(yùn)算操作S3S2

11、S1S0MCnDR1DR2運(yùn)算關(guān)系及結(jié)果顯示Cn4邏輯乘66FFDRi.DR2-DR2()傳送DR1-DR2()按位加DRi©DR2fDR2()取反DR1-DR2()加1DR2+1-DR?()求負(fù)DR2+1-DR2()加法DR1+DR2-DRz()減法DR1DR2-DR2()五.實(shí)驗(yàn)要求1、做好實(shí)驗(yàn)預(yù)習(xí)，掌握運(yùn)算器的數(shù)據(jù)傳送通路和ALU的功能特性，并熟悉本實(shí)驗(yàn)中所用的控制臺開關(guān)的作用和使用方法。2、寫出實(shí)驗(yàn)報(bào)告，內(nèi)容是：實(shí)驗(yàn)?zāi)康模话蠢碚摲治鲋堤顚懞帽?-2、表2-3和表2-4,給出對應(yīng)的仿真波形。列表比較實(shí)驗(yàn)數(shù)據(jù)（2）的理論分析值與實(shí)驗(yàn)結(jié)果值；并對結(jié)果進(jìn)行分析。實(shí)驗(yàn)結(jié)果與理論分析值比

12、較，有沒有不同？為什么？通過本實(shí)驗(yàn)，你對運(yùn)算器ALU有何認(rèn)識，有什么心得體會？六.實(shí)驗(yàn)題與思考題1 .用VHDL實(shí)現(xiàn)輸入暫存器74373B的功能，及模式選擇計(jì)數(shù)器LPM_COUNTER的功能。3 .用VHDL表達(dá)整個ALU實(shí)驗(yàn)電路的功能，對電路進(jìn)行仿真、引腳鎖定、并在實(shí)驗(yàn)臺上實(shí)現(xiàn)其功能。4 .用VHDL設(shè)計(jì)一個簡化的8位alu,具有基本算術(shù)運(yùn)算（加、減、帶進(jìn)位加、減）功能和邏輯運(yùn)算（與AND、或OR、異或XOR、非NOT等）功能，給出仿真波形，并在實(shí)驗(yàn)臺上實(shí)現(xiàn)。5 .用VHDL設(shè)計(jì)一個16位的ALU,實(shí)現(xiàn)基本的算術(shù)邏輯運(yùn)算，為了節(jié)省邏輯資源，建議使用兩個8位ALU模塊級聯(lián)而成。6 .對ALU1

13、81進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的功能仿真，并記錄仿真波形。2 .帶進(jìn)位算術(shù)運(yùn)算實(shí)驗(yàn)一.實(shí)驗(yàn)?zāi)康?、驗(yàn)證帶進(jìn)位控制的算術(shù)運(yùn)算功能發(fā)生器的功能。2、按指定數(shù)據(jù)完成幾種指定的算術(shù)運(yùn)算。二.實(shí)驗(yàn)原理在實(shí)3處（1）的基礎(chǔ)上增加進(jìn)位控制電路，將運(yùn)算器ALU181的進(jìn)位位送入D鎖存器，由T4和CN控制其寫入,在此，T4是由鍵5產(chǎn)生的脈沖信號，這時，CN的功能是電平控制信號（高電平時，CN有效），控制是否允許將進(jìn)位信號co加入下一加法周期的最低進(jìn)位位，從而可實(shí)現(xiàn)帶進(jìn)位控制運(yùn)算。74373bQ|6.T|HLU181MQpB.l>A|7.JDIM7.0|OCTALLATCHESADBl力修_#14q七4月N圖2

14、-2A帶進(jìn)位控制的ALUAJ7.0LED2ILE&1Bf7.O-«-LEDl.LffiSF17即.4JED6LED5CO-LED7S|3.0-LED8型丁|GOCTALLATCHES"74373b,。找43cQj'IN7.01-KEY2.KEY1A0JB1-IKEV314-KEYSSCLK一唯YGCn-KEY7M-KEYS-TO-咨T聞T一-曬1fiIT.（1）根據(jù)電路圖2-2A和波形圖B,首先使鍵5(T4)和鍵7(CN)=0;鍵8(M)和鍵3(A0_B1)=1;連續(xù)按鍵6,使產(chǎn)生9個脈沖，這時數(shù)碼管8顯示9（作加法運(yùn)算）；再用鍵2,鍵1輸入加數(shù)9DH（數(shù)碼

15、管4/3顯示9D）;（2）按鍵3=0,再用鍵2,鍵1輸入被加數(shù)E5H（數(shù)碼管4、3、2、1分別顯示加數(shù)和被加數(shù)）；再將鍵8（M）置0,使ALU作算術(shù)運(yùn)算，這時可以從數(shù)碼管6,5上看到9DH+E5H=82H（低8位和）；（3）先將鍵7（CN）置為1（允許鎖存ALU的進(jìn)位），再用鍵5（T4）產(chǎn)生一個正脈沖，就能將進(jìn)位鎖入D觸發(fā)器中：數(shù)碼管7將顯示1,表示加法有進(jìn)位，并被鎖；同時可以看到此進(jìn)位被累加，使數(shù)碼管6,5=83H。（4）置鍵8=1,在實(shí)驗(yàn)箱上作邏輯運(yùn)算方面的實(shí)驗(yàn)，給出相應(yīng)的仿真波形圖；（5）利用帶進(jìn)位控制，控制T4,分別由低到高輸入3個8位加數(shù)和被加數(shù)，計(jì)算24位加法：7AC5E9H+BD

16、5AF8H=?最后按照下表完成實(shí)驗(yàn)，記錄實(shí)驗(yàn)數(shù)據(jù)，給出對應(yīng)仿真波形圖。表2-5S3S2S1S0A7.0B7.0算術(shù)運(yùn)算M=0邏輯運(yùn)算（M=1）cn=0（無進(jìn)位）cn=1（有進(jìn)位）0101FF01F=()1=()F=()0110FF01F=()rf=()F=()0111FF01F=()F=()F=()1000FFFFF=()F=()F=()1001FFFFF=()|f=()F=()1010FFFFF=()rF=()F=()四.實(shí)驗(yàn)要求1、做好實(shí)驗(yàn)預(yù)習(xí)，掌握帶進(jìn)位控制的算術(shù)運(yùn)算功能發(fā)生器的功能特性。2、寫出實(shí)驗(yàn)報(bào)告，內(nèi)容是：實(shí)驗(yàn)?zāi)康模话蠢碚摲治鲋堤顚懕?-5。列表比較實(shí)驗(yàn)數(shù)據(jù)的理論分析值與實(shí)驗(yàn)結(jié)果

17、值；并對結(jié)果進(jìn)行分析。實(shí)驗(yàn)結(jié)果與理論分析值比較，有沒有不同？為什么？五.附加實(shí)驗(yàn)題和思考題1 .帶進(jìn)位運(yùn)算與不帶進(jìn)位運(yùn)算有何區(qū)別？2 .如何實(shí)現(xiàn)帶進(jìn)位運(yùn)算，將上一次運(yùn)算的進(jìn)位位用于下一次的運(yùn)算當(dāng)中，并實(shí)現(xiàn)多個8位數(shù)據(jù)的（如兩個24位數(shù)據(jù)的加法）運(yùn)算？在控制電路上應(yīng)作怎樣的改動？給出24位加法詳細(xì)的仿真波形圖。3 .移位運(yùn)算器實(shí)驗(yàn)一.實(shí)驗(yàn)?zāi)康? .驗(yàn)證移位控制的組合功能。二.實(shí)驗(yàn)原理1、移位運(yùn)算實(shí)驗(yàn)原理圖如圖2-3所示。移位運(yùn)算器SHEFT使用VHDL語言編寫，其輸入/輸出端分別與鍵盤/顯示器LED連接。移位運(yùn)算器是時序電路，在時鐘信號到來時狀態(tài)產(chǎn)生變化，CLK為其時鐘脈沖。由So、S1、M控制

18、移位運(yùn)算的功能狀態(tài)，具有數(shù)據(jù)裝入、數(shù)據(jù)保持、循環(huán)右移、帶進(jìn)位循環(huán)右移，循環(huán)左移、帶進(jìn)位循環(huán)左移等功能。移位運(yùn)算器的具體功能見表2-7所示：2 .電路連接、輸入數(shù)據(jù)的按鍵、輸出顯示數(shù)碼管的定義如圖2-3右上角所示。CLK時鐘脈沖，通過鍵5產(chǎn)生01;M工作模式，M=1時帶進(jìn)位循環(huán)移位，由鍵8控制；C0允許帶進(jìn)位移位輸入，由鍵7控制；S移位模式03,由鍵6控制，顯示在數(shù)碼管LED8上；D7.0移位數(shù)據(jù)輸入，由鍵（2和1）控制，顯示在數(shù)碼管（2和1）上；QB7.0移位數(shù)據(jù)輸出，顯示在數(shù)碼管（6和5）上；CN移位數(shù)據(jù)輸出進(jìn)位，顯示在數(shù)碼管（7）上；三.實(shí)驗(yàn)步驟（1）實(shí)驗(yàn)臺選擇模式0、下載（Configure）到實(shí)驗(yàn)臺；示例工程文件是1SHEFT.bdf,（2）鍵入待移位數(shù)據(jù)。通過鍵盤鍵1、鍵2向D7.0置數(shù)01101011（6BH,顯示在數(shù)碼管2和1）。（3）將D7.0裝入移位運(yùn)算器QB7.0。鍵6設(shè)置（S1,S0）=3,鍵8設(shè)置M=0,（S&M=6,允許加載待移位數(shù)據(jù)，顯示于數(shù)碼8）;此時用鍵5產(chǎn)生CLK（0-1-0）,將數(shù)據(jù)裝入（加載進(jìn)移位寄存器，顯示在數(shù)碼管6和5）。（4）對輸入數(shù)據(jù)進(jìn)行移位運(yùn)算。再用鍵6設(shè)置為（S1,S0）=2（S&M=4,顯示于數(shù)碼8,允