電子科學(xué)與技術(shù)專業(yè)課實驗_黃權(quán)_2011301809

1、組員：黃權(quán) 江飛 8011102班電子科學(xué)與技術(shù)專業(yè)課實驗實 驗 報 告班級 08011102 學(xué)號 2011301809 姓名 黃 權(quán) 2014 年 11 月 6 日實驗一 組合邏輯半加器一 實驗?zāi)康?設(shè)計一個組合邏輯半加器。2.掌握組合邏輯電路的靜態(tài)測試方法。3.初步了解可編程邏輯器件設(shè)計的全過程。4.熟識quartusII軟件基本功能的使用。二 實驗原理半加器實現(xiàn)兩位不帶進位加法輸出和及進位。一位半加器有兩個輸入a、b;兩個輸出s，Co。三.實現(xiàn)代碼及原理圖1.實驗代碼library ieee;use ieee.std_logic_1164.all;entity half_adder i

2、sport(a,b: in std_logic;sum,cout: out std_logic);end half_adder;architecture half1 of half_adder issignal c,d:std_logic;beginc=a or b;d=a nand b;cout=not d;sum=c and d;end half1;2.實驗原理圖四.實驗結(jié)果及波形分析1.仿真波形2.波形分析a.如圖標記部分,在仿真波形圖中任取兩處為例進行分析:橢圓1處:輸入a為0,b為1,輸出進位Co為0,和S為1。橢圓2處:輸入a為1,b為0,輸出進位Co為0,和S為1。由于分析部分為

3、隨意抽取，具有普遍性，且分析結(jié)果符合半加器性能，所以實驗成功。b.圖中,在輸入a、b都是下降沿時,輸出S的波形出現(xiàn)毛刺,根據(jù)數(shù)電中學(xué)過的知識可以知道:產(chǎn)生毛刺是由于信號在通過半加器內(nèi)的連線和邏輯單元時,有一定的時延而產(chǎn)生冒險。實驗二 組合邏輯3-8譯碼器的設(shè)計一、實驗?zāi)康脑O(shè)計并實現(xiàn)一個組合邏輯3-8譯碼器。熟識quartus II軟件基本功能的使用。二、實驗原理常用的譯碼器有：2-4譯碼器、3-8譯碼器、4-16譯碼器，下面我們用一個3-8譯碼器的設(shè)計來介紹譯碼器的設(shè)計方法。3-8譯碼器如圖1所示，其真值表如表1。圖1 3-8譯碼器表1 3-8譯碼器真值表：輸入輸出G1G2AG2BABCY0N

4、Y1NY2NY3NY4NY5NY6NY7N0XXXXX111111111000000111111110000110111111100010110111111000111110111110010011110111100101111110111001101111110110011111111110三、實驗步驟 1、建立工程encode，新建VHDL文件輸入以下代碼保存為encode38.vhdl。打開encode38.vhdl文件，選擇File Creat/Update Creat Symbol Files for Current Files 生成頂層符號文件。 LIBRARY IEEE;USE

5、IEEE.STD_LOGIC_1164.ALL;ENTITY decoder38 ISPORT(A, B,C,G1,G2A,G2B: INSTD_LOGIC;Y: OUTSTD_LOGIC_VECTOR(7 DOWNTO 0);END decoder38;ARCHITECTURE fun OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINindata YYYYYYYYY=XXXXXXXX;END CASE;ELSEY=11111111;END IF;END PROCESS encoder;END fun; 2、然后新

6、建一個Block Diagramm/Schematic File 原理圖文件，在空白處雙擊添加生成的頂層原理圖，并連接input、output（輸入輸出管腳）重命名后如圖2所示。保存文件encoder38.bdf。圖2 3-8譯碼器原理圖3、點擊主工具欄上的圖標進行半編譯，完成后新建一個波形仿真文件FileNewVerification/Debugging FilesVector Vaveform File.,然后在左邊空白處雙擊左鍵添加仿真管腳。完成后添加激勵信號的波形，首先使用鼠標選中一個信號（變藍），利用左邊工具添加仿真信號，根據(jù)需要依次添加各個信號并保存。4、功能仿真選擇Process

7、ingSimulator Tool 在彈出對話框中在仿真模式中選擇”Functional” 然后點擊”Generate Functional Simulation Netlist”生成功能仿真的Netlist，完成后點擊”Start”按鈕開始仿真，完成后點擊”Report”來查看仿真結(jié)果。如圖3所示。圖3 仿真結(jié)果四、實驗分析根據(jù)仿真結(jié)果圖可以看出，當(dāng)不滿足G1=1 ，G2A=0 ，G2B=0時，譯碼器的輸出全為1；當(dāng)滿足以上條件時，完成譯碼工作，即：當(dāng)CBA= 000時，輸出Y為 11111110;（Y0為0）當(dāng)CBA= 001時，輸出Y為 11111101;（Y1為0）可見，經(jīng)過仿真，該譯

8、碼器完成了正常譯碼功能。實驗三 四位寄存器一、 實驗?zāi)康?1. 掌握寄存器的設(shè)計方法和設(shè)計思路；2. 熟悉VHDL語言和Quartus II 軟件的使用。二、 設(shè)計原理: 單向四位寄存器輸入有三個端口，分別為時鐘clk，異步置位端r和4位數(shù)據(jù)輸入端d(3 downo0)；一個4位輸出端q(3 downto 0)。當(dāng)r=1時，輸出端q清零；當(dāng)時鐘的上升沿到來時，把數(shù)據(jù)送到輸出端，完成數(shù)據(jù)的寄存。三、設(shè)計VHDL源代碼： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_

9、unsigned.all;entity jcq is port( clk:in std_logic; r:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0) );end jcq;architecture rtl of jcq is signal q_temp:std_logic_vector(3 downto 0); begin process(clk,r) begin if(r=1)then q_temp=0000; elsif(clkevent and clk=1)then

10、q_temp=d; end if; q=q_temp; end process;end rtl;四、生成的元件圖 五、仿真波形與分析1.當(dāng)r=1時：分析：r=1時，輸出端被清零，從波形圖可看出q在任意時刻始終為0.2.當(dāng)r=0時:分析：當(dāng)r=0時，數(shù)據(jù)輸入端d對數(shù)據(jù)接收端q的賦值并不是與時鐘完全同步，而是有一定的錯開，這是因為邏輯門總有一定的傳輸延遲導(dǎo)致的。經(jīng)實驗發(fā)現(xiàn)，如果時鐘周期越大，則這種延遲越明顯，當(dāng)達到一定的臨界值時，輸入與輸出完全不對稱了。以下為時鐘clk=100ns數(shù)據(jù)輸入周期大于100ns的情形: 可見，數(shù)據(jù)輸入端d基本上與與數(shù)據(jù)接收端錯開了。實驗四 單時鐘同步十六進制加/減計數(shù)

11、器的設(shè)計一、 實驗?zāi)康模?. 掌握計數(shù)器的設(shè)計原理和方法；2. 理解雙向計數(shù)器的工作原理；3. 熟悉VHDL語言的使用和編程思想。二、 設(shè)計原理：該計數(shù)器共有5個輸入端，分別為時鐘clk、使能端enable、置數(shù)端load、和4個預(yù)置數(shù)端d1，d2，d3，d4；2個中間信號d和y，其中d接收d1,d2,d3,d4的數(shù)據(jù)，即d=(d1 & d2 & d3 & d4)；y作為臨時計數(shù)變量。兩個輸出端口c和4位的q，其中c是進位輸出，q是計數(shù)輸出。當(dāng)load=0，計數(shù)預(yù)置位y=d；進位c=0置零；當(dāng)時鐘上升沿到來且使能端enable=0時，允許計數(shù)。如果updown=0，進行加法計數(shù)，如果updow

12、n=1，進行減法計數(shù)；當(dāng)時鐘上升沿到來且使能端enable=1時，不計數(shù)而保持上一次的計數(shù)狀態(tài)。三、設(shè)計的源代碼： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ls191 is port(clk,enable,load,updown,d0,d1,d2,d3:in std_logic; c:out std_logic; q:out std_logic_vector(3 downto 0);end ls191;architec

13、ture rtl of ls191 issignal y,d:std_logic_vector(3 downto 0); beginprocess(clk,enable,load,updown) begin d=d3&d2&d1&d0; if(load=0)then y=d; c=0; elsif(clkevent and clk=1)then if enable=0 thenif updown=0 then if(y=1111)theny=0000;c=1; elsey = y+1;c=0; end if; elsif updown=1 then if(y=0000)theny=1111;c

14、=1; elsey=y-1;c=0; end if; end if; elsif enable=1then y=y; end if; end if; end process; q a,b=b,clk=clk,q=multtmp); U2:adder port map(add1=multtmp,add2=accum,clk=clk,sum=addertmp); U3:DTrigger port map(d=addertmp,clk=clk,q=accum); end architecture top_archi;2. 8x8乘法器： library ieee;use ieee.std_logic

15、_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_signed.all;entity mult8x8 is port( a,b:in std_logic_vector(7 downto 0); clk:in std_logic; q:out std_logic_vector(15 downto 0) );end mult8x8;architecture mult8x8_archi of mult8x8 is begin process(clk,a,b) variable a_reg,b_reg:signed(7 downto 0

16、); variable mult_reg:signed(15 downto 0); begin if(clkevent and clk=1)then a_reg := signed(a); b_reg := signed(b); mult_reg := a_reg * b_reg; end if; q = std_logic_vector(mult_reg); end process;end architecture mult8x8_archi;3. 16位加法器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith

17、.all;use ieee.std_logic_signed.all;entity adder is port( clk:in std_logic; add1,add2:in std_logic_vector(15 downto 0); sum:out std_logic_vector(15 downto 0) );end adder;architecture adder_archi of adder is signal temp:signed(15 downto 0); begin process(clk,add1,add2) begin if(clkevent and clk=1)then

18、 temp = signed(add1) + signed(add2); else temp = temp; end if; end process; sum = std_logic_vector(temp);end architecture adder_archi;4. 8位D觸發(fā)器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity DTrigger is port( clk:in std_logic; d:in std_logic_vector(15 downto 0); q:out std_logic_vector(15 downto 0) );end entity DTrigger ;architecture DTrigger_archi of DTrigger is signal temp:signed(15 downto 0); begin process(clk,d) be