第六章 時序邏輯電路--寄存器

1、圖圖 74LS75的邏輯圖的邏輯圖返回返回圖圖 74LS175的邏輯圖的邏輯圖返回返回由維持由維持-阻塞阻塞 D-FF構(gòu)成構(gòu)成圖圖 用用D觸發(fā)器構(gòu)成的移位寄存器觸發(fā)器構(gòu)成的移位寄存器返回返回圖圖 用用JK觸發(fā)器構(gòu)成的移位寄存器觸發(fā)器構(gòu)成的移位寄存器返回返回圖圖 4位雙向位雙向移位寄存器移位寄存器74LS194A的邏輯圖的邏輯圖返回返回74LS194A的工作模式的工作模式常用集成移位寄存器常用集成移位寄存器n74LS194 /74LA194A 雙向四位移位寄存器雙向四位移位寄存器nCC40194 CMOS雙向四位移位寄存器雙向四位移位寄存器n74HC194 CMOS雙向四位移位寄存器雙向四位移位

2、寄存器n74LS164 八位移位寄存器八位移位寄存器n74LS198 八位雙向移位寄存器八位雙向移位寄存器圖圖 用兩片用兩片74LS194接成接成8位位雙向雙向移位寄存器移位寄存器返回返回返回返回1按計數(shù)進制分 二進制計數(shù)器：按二進制數(shù)運算規(guī)律進行計數(shù)的電路稱作二進制計數(shù)器。 十進制計數(shù)器：按十進制數(shù)運算規(guī)律進行計數(shù)的電路稱作十進制計數(shù)器。 任意進制計數(shù)器：二進制計數(shù)器和十進制計數(shù)器之外的其它進制計數(shù)器統(tǒng)稱為任意進制計數(shù)器。計數(shù)器：用以統(tǒng)計輸入時鐘脈沖CP個數(shù)的電路。一.計數(shù)器的分類： 6.4 計數(shù)器2按數(shù)字的變化規(guī)律 加法計數(shù)器：隨著計數(shù)脈沖的輸入作遞增計數(shù)的電路稱作加法計數(shù)器。 減法計數(shù)器

3、：隨著計數(shù)脈沖的輸入作遞減計數(shù)的電路稱作減法計數(shù)器。 加/減計數(shù)器：在加/減控制信號作用下，可遞增計數(shù)，也可遞減計數(shù)的電路，稱作加/減計數(shù)器，又稱可逆計數(shù)器。 也有特殊情況，不作加/減，其狀態(tài)可在外觸發(fā)控制下循環(huán)進行特殊跳轉(zhuǎn)，狀態(tài)轉(zhuǎn)換圖中構(gòu)成封閉的計數(shù)環(huán)。 6.4 計數(shù)器3按計數(shù)器中觸發(fā)器翻轉(zhuǎn)是否同步分 異步計數(shù)器：計數(shù)脈沖只加到部分觸發(fā)器的時鐘脈沖輸入端上，而其它觸發(fā)器的觸發(fā)信號則由電路內(nèi)部提供，應(yīng)翻轉(zhuǎn)的觸發(fā)器狀態(tài)更新有先有后的計數(shù)器，稱作異步計數(shù)器。同步計數(shù)器：計數(shù)脈沖同時加到所有觸發(fā)器的時鐘信號輸入端，使應(yīng)翻轉(zhuǎn)的觸發(fā)器同時翻轉(zhuǎn)的計數(shù)器，稱作同步計數(shù)器。 6.4 計數(shù)器用用T 觸發(fā)器構(gòu)成的

4、同步二進制加法計數(shù)器觸發(fā)器構(gòu)成的同步二進制加法計數(shù)器二、同步計數(shù)器同步二進制計數(shù)器同步二進制加法計數(shù)器原理：根據(jù)二進制加法運算規(guī)則可知：在多位二進制數(shù)末位加1，若第i位以下皆為1時，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：10021TQQQTiii.4位同步二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換表位同步二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換表4位同步二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換圖和時序圖位同步二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換圖和時序圖實例：實例：4位位同步同步二進制計數(shù)器二進制計數(shù)器74161的邏輯圖的邏輯圖返回返回74161/74LS161的功能表的功能表ETEPDLRC

5、LKD同步二進制減法計數(shù)器原理：根據(jù)二進制減法運算規(guī)則可知：在多位二進制數(shù)末位減1，若第i位以下皆為0時，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：10021TQQQTiii.單時鐘單時鐘同步十六進制加同步十六進制加/減計數(shù)器減計數(shù)器74LS191異步置數(shù)！異步置數(shù)！a.單時鐘方式加/減脈沖用同一輸入端，由加/減控制線的高低電平?jīng)Q定加/減器件實例：74LS191（用T觸發(fā)器）DUDLSCLKI同步十六進制加同步十六進制加/減計數(shù)器減計數(shù)器74LS191的時序圖的時序圖DUDLSCLKI雙時鐘雙時鐘同步十六進制加同步十六進制加/減計數(shù)器減計數(shù)器7

6、4LS193b.雙時鐘方式器件實例：74LS193（采用T觸發(fā)器，即T=1）2. 同步十進制計數(shù)器加法計數(shù)器基本原理：在四位二進制計數(shù)器基礎(chǔ)上修改，當計到1001時，則下一個CLK電路狀態(tài)回到0000。10T3001QQQT212QQT 030120123QQQQQQQQT同步十進制加法計數(shù)器電路同步十進制加法計數(shù)器電路同步十進制加法計數(shù)器同步十進制加法計數(shù)器電路的狀態(tài)轉(zhuǎn)換圖電路的狀態(tài)轉(zhuǎn)換圖返回返回 同步十進制同步十進制加法計數(shù)器加法計數(shù)器74160的邏輯圖的邏輯圖返回返回74LS160的功能表的功能表ETEPDLRCLKD74LS160與與74LS161n74LS160是同步十進制加法計數(shù)器

7、是同步十進制加法計數(shù)器n74LS161是同步十六進制加法計數(shù)器是同步十六進制加法計數(shù)器n74LS160 與與74LS161的引腳排列相同的引腳排列相同n74LS160 與與74LS161都采用同步置數(shù)、異步都采用同步置數(shù)、異步清零方式清零方式n74LS160在計數(shù)到在計數(shù)到1001時輸出一個進位脈沖時輸出一個進位脈沖n74LS161在計數(shù)到在計數(shù)到1111時輸出一個進位脈沖時輸出一個進位脈沖同步十進制減法計數(shù)器電路同步十進制減法計數(shù)器電路十進制可逆計數(shù)器基本原理一致，電路只用到00001001的十個狀態(tài)實例器件單時鐘：74190,168雙時鐘：74192狀態(tài)轉(zhuǎn)換圖狀態(tài)轉(zhuǎn)換圖單時鐘單時鐘同步十進

8、制同步十進制可逆計數(shù)器可逆計數(shù)器74LS190的邏輯圖的邏輯圖返回返回三、異步計數(shù)器1. 異步二進制加法計數(shù)器異步二進制加法計數(shù)器在末位+1時，從低位到高位逐位進位方式工作。原則：每1位從“1”變“0”時，向高位發(fā)出進位，使高位翻轉(zhuǎn)異步二進制減法計數(shù)器在末位-1時，從低位到高位逐位借位方式工作。原則：每1位從“0”變“1”時，向高位發(fā)出進位，使高位翻轉(zhuǎn)2、異步十進制加法計數(shù)器原理：在4位二進制異步加法計數(shù)器上修改而成，要跳過1010 1111這六個狀態(tài)1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=K=1J=1J=0器件實例：二五器件實例：二五十進制十進制異步計數(shù)器異步計數(shù)器74

9、LS290的邏輯圖的邏輯圖R01= R02=1 S91S92 = 0 ， Q3Q2Q1Q0=0000，清零，清零S91=S92=1 R01R02 = 0 ，Q3Q2Q1Q0=1001，置數(shù)，置數(shù)S91S92=0、 R01R02 = 0 ，計數(shù)，計數(shù)74LS290功能表功能表CP下降沿下降沿有效有效 CP1-Q3Q2Q1 5進制基本工作方式 （1）二進制計數(shù)：將計數(shù)脈沖由CP0輸入，由Q0輸出二進制計數(shù)器 計數(shù)順序計數(shù)器狀態(tài)CP0Q0001120基本工作方式 （2）五進制計數(shù)：將計數(shù)脈沖由CP1輸入，由Q3 、Q2、 Q1 輸出五進制計數(shù)器 計數(shù)順序計數(shù)器狀態(tài)CP1Q3 Q2 Q1 00 0 0

10、10 0 120 1 030 1 141 0 050 0 0基本工作方式 （3） 8421BCD碼十進制計數(shù)：將Q0與CP1相連,計數(shù)脈沖CP由CP0輸入 8421BCD碼十進制計數(shù)器 計數(shù)計 數(shù) 器 狀 態(tài)順序Q3 Q2 Q1 Q000 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 070 1 1 181 0 0 091 0 0 1100 0 0 0二進制五進制基本工作方式 （4） 5421BCD碼十進制計數(shù)：把CP0和Q3相連，計數(shù)脈沖由CP1輸入 5421BCD碼十進制計數(shù)器 計數(shù)計 數(shù) 器 狀 態(tài)順序Q0 Q3 Q2 Q100

11、0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0100 0 0 0五進制二進制四、移位寄存器型計數(shù)器1. 環(huán)形計數(shù)器能自啟動的環(huán)形計數(shù)器電路能自啟動的環(huán)形計數(shù)器電路特點：電路簡單特點：電路簡單 電路狀態(tài)利用率低電路狀態(tài)利用率低電路的狀態(tài)轉(zhuǎn)換圖電路的狀態(tài)轉(zhuǎn)換圖2. 扭環(huán)形計數(shù)器6.5、時序邏輯電路設(shè)計、時序邏輯電路設(shè)計一、時序邏輯電路設(shè)計的一般方法一、時序邏輯電路設(shè)計的一般方法 用小規(guī)模標準邏輯電路（用小規(guī)模標準邏輯電路（SSI）設(shè)計）設(shè)計 門電路門電路+觸發(fā)器觸發(fā)器 用中規(guī)模標準邏輯電路（

12、用中規(guī)模標準邏輯電路（MSI）模塊設(shè)計）模塊設(shè)計 譯碼器、數(shù)據(jù)選擇器、計數(shù)器、移位寄存器等譯碼器、數(shù)據(jù)選擇器、計數(shù)器、移位寄存器等 采用軟件編程采用軟件編程ROM 采用可編程邏輯器件采用可編程邏輯器件PLD PAL、GAL、CPLD、FPGA二、用二、用SSI設(shè)計時序邏輯電路的一般步驟設(shè)計時序邏輯電路的一般步驟1 、根據(jù)要求進行邏輯抽象，畫出原始狀態(tài)、根據(jù)要求進行邏輯抽象，畫出原始狀態(tài)轉(zhuǎn)換圖，要求：轉(zhuǎn)換圖，要求： 確定輸入變量、輸出變量以及它們的個數(shù)、確確定輸入變量、輸出變量以及它們的個數(shù)、確定輸入變量、輸出變量的含義定輸入變量、輸出變量的含義 確定狀態(tài)數(shù)目，給出狀態(tài)編號確定狀態(tài)數(shù)目，給出狀態(tài)

13、編號 根據(jù)狀態(tài)轉(zhuǎn)換之間的關(guān)系及順序，畫出原始狀根據(jù)狀態(tài)轉(zhuǎn)換之間的關(guān)系及順序，畫出原始狀態(tài)轉(zhuǎn)換圖態(tài)轉(zhuǎn)換圖2 、狀態(tài)化簡、狀態(tài)化簡 去除去除等價狀態(tài)（輸入輸出相同，次態(tài)也相同）等價狀態(tài)（輸入輸出相同，次態(tài)也相同）3 、狀態(tài)分配、狀態(tài)分配 確定觸發(fā)器的個數(shù)，狀態(tài)編碼確定觸發(fā)器的個數(shù)，狀態(tài)編碼4 、觸發(fā)器類型選擇、觸發(fā)器類型選擇 選擇觸發(fā)器類型，求出輸出方程、狀態(tài)方程，由選擇選擇觸發(fā)器類型，求出輸出方程、狀態(tài)方程，由選擇的觸發(fā)器類型寫出驅(qū)動方程的觸發(fā)器類型寫出驅(qū)動方程5 、作圖、作圖 按照輸出方程、驅(qū)動方程畫出電路圖按照輸出方程、驅(qū)動方程畫出電路圖6 、檢查自啟動、檢查自啟動7 、安裝、調(diào)試、安裝、調(diào)試二、用二、用SSI設(shè)計時序邏輯電路的一般步驟設(shè)計時序邏輯電路的一般步驟圖圖5. 3.36 圖圖5.3.34電路的改進電路的改進返回返回圖圖5. 3.41 例例5.3.4電路的整體電路的整體置零置零方式方式返回返回M29圖圖5. 3.42 例例5.3.4電路的整體電路的整體置數(shù)置數(shù)方式方式返回返回M29圖圖5. 3.56 用計數(shù)器和數(shù)據(jù)選