集成電路設(shè)計(jì)實(shí)踐

1、集成電路設(shè)計(jì)實(shí)踐集成電路集成電路設(shè)計(jì)設(shè)計(jì)實(shí)踐實(shí)踐課程簡介課程簡介 設(shè)計(jì)題目與實(shí)例設(shè)計(jì)題目與實(shí)例 可測性設(shè)計(jì)可測性設(shè)計(jì) 芯片規(guī)格及封裝芯片規(guī)格及封裝基礎(chǔ)知識基礎(chǔ)知識 版圖的基本概念版圖的基本概念CMOS工藝中的元件工藝中的元件 版圖設(shè)計(jì)規(guī)則版圖設(shè)計(jì)規(guī)則版圖設(shè)計(jì)準(zhǔn)則版圖設(shè)計(jì)準(zhǔn)則 設(shè)計(jì)工具設(shè)計(jì)工具的使用的使用一、課程簡介一、課程簡介 基本情況基本情況學(xué)分：學(xué)分：2時(shí)間：春季學(xué)期時(shí)間：春季學(xué)期（部分）（部分）秋季學(xué)期秋季學(xué)期（部分）（部分）內(nèi)容：內(nèi)容： 電路設(shè)計(jì)、版圖設(shè)計(jì)、芯片加工、樣片電路設(shè)計(jì)、版圖設(shè)計(jì)、芯片加工、樣片封裝、樣片測試、總結(jié)報(bào)告。封裝、樣片測試、總結(jié)報(bào)告。一、課程簡介（續(xù)）一、課程簡介

2、（續(xù)） 課程特點(diǎn)：課程特點(diǎn)： 完整的完整的IC設(shè)計(jì)流程訓(xùn)練設(shè)計(jì)流程訓(xùn)練 重點(diǎn)在物理層和后端設(shè)計(jì)重點(diǎn)在物理層和后端設(shè)計(jì) 工藝工藝 集成元件集成元件 版圖版圖 封裝封裝, 測試測試 實(shí)踐為主實(shí)踐為主, 工作量大工作量大 結(jié)果為綱結(jié)果為綱一、課程簡介（續(xù)）一、課程簡介（續(xù)） 安排：安排：1. 前期：設(shè)計(jì)題目選擇、設(shè)計(jì)方案、電路前期：設(shè)計(jì)題目選擇、設(shè)計(jì)方案、電路設(shè)計(jì)和仿真、版圖設(shè)計(jì)設(shè)計(jì)和仿真、版圖設(shè)計(jì)2. 中期：芯片加工、整理設(shè)計(jì)文檔。中期：芯片加工、整理設(shè)計(jì)文檔。3. 后期（秋季學(xué)期）：樣片測試、總結(jié)報(bào)后期（秋季學(xué)期）：樣片測試、總結(jié)報(bào)告、答辯。告、答辯。一、課程簡介（續(xù)）一、課程簡介（續(xù)） 1.

3、教師向?qū)W生提供設(shè)計(jì)規(guī)則、版圖要求、報(bào)告格式要求；教師向?qū)W生提供設(shè)計(jì)規(guī)則、版圖要求、報(bào)告格式要求；介紹必要的版圖知識、設(shè)計(jì)方法及工具；有關(guān)測試、介紹必要的版圖知識、設(shè)計(jì)方法及工具；有關(guān)測試、封裝及注意事項(xiàng)；設(shè)計(jì)題目介紹等。封裝及注意事項(xiàng)；設(shè)計(jì)題目介紹等。2學(xué)生選題與分組學(xué)生選題與分組完成可測性電路設(shè)計(jì)方案及版圖設(shè)計(jì)總體方案完成可測性電路設(shè)計(jì)方案及版圖設(shè)計(jì)總體方案（包括關(guān)鍵電路的處理、管腳安排、（包括關(guān)鍵電路的處理、管腳安排、PAD要求、要求、測試點(diǎn)、測試方法等）測試點(diǎn)、測試方法等） 第六周與老師討論方案，通過后方可進(jìn)行版圖設(shè)第六周與老師討論方案，通過后方可進(jìn)行版圖設(shè)計(jì)計(jì)!第16周一、課程簡介（續(xù)

4、）一、課程簡介（續(xù)） 1. 版圖設(shè)計(jì)。（提交版圖文件、電路圖文件、仿版圖設(shè)計(jì)。（提交版圖文件、電路圖文件、仿真文件、真文件、LVS檢測結(jié)果文件）檢測結(jié)果文件）上機(jī)實(shí)驗(yàn)課上機(jī)實(shí)驗(yàn)課4學(xué)時(shí)（設(shè)計(jì)工具使用）第學(xué)時(shí)（設(shè)計(jì)工具使用）第58周分兩批于微電子所機(jī)房周分兩批于微電子所機(jī)房 版圖設(shè)計(jì)（第版圖設(shè)計(jì)（第714周）周）2. 版圖檢查與修改（第版圖檢查與修改（第15周）！周）！3驗(yàn)收版圖（第驗(yàn)收版圖（第16周）！周）！第714周：一、課程簡介（續(xù)）一、課程簡介（續(xù)）1版圖數(shù)據(jù)處理（教師）版圖數(shù)據(jù)處理（教師）2整理設(shè)計(jì)文檔（學(xué)生）整理設(shè)計(jì)文檔（學(xué)生）第15周16周第16周 版圖外送制版和加工（教師）暑假：

5、 1. 制版（廠家） 2. 芯片加工。（廠家）一、課程簡介（續(xù)）一、課程簡介（續(xù)） 從芯片到達(dá)之日開始計(jì)算 第一、二周 1. 劃片及封裝（教師、部分學(xué)生） （學(xué)生）第三、四周 樣片測試（學(xué)生）第五、六周 按要求完成總結(jié)報(bào)告（學(xué)生）答辯會(huì)一、課程簡介（續(xù)）一、課程簡介（續(xù)） 選課要求：選課要求： 修完前續(xù)課程之一：修完前續(xù)課程之一： 模擬電子線路模擬電子線路 高等模擬集成電路；高等模擬集成電路； 模擬大規(guī)模集成電路；模擬大規(guī)模集成電路； 集成電路課程設(shè)計(jì)集成電路課程設(shè)計(jì) 本科電子線路課程集成電路課程設(shè)計(jì)高等模擬電路集成電路設(shè)計(jì)實(shí)踐基本電路理論版圖, 設(shè)計(jì)工具集成電路設(shè)計(jì)全流程的設(shè)計(jì)訓(xùn)練一、課程簡

6、介（續(xù)）一、課程簡介（續(xù)）參考教材和講義：參考教材和講義：(1) Willy M.C. Sansen, ANALOG DESIGN ESSENTIALS(2) Behzad Razavi, Design of Analog CMOS Integrated Circuits UC, LA(3) 李福樂李福樂集成電路課程設(shè)計(jì)課件集成電路課程設(shè)計(jì)課件一、課程簡介（續(xù)）一、課程簡介（續(xù)） 工藝工藝 0.5m，雙層多晶，三層金屬，雙層多晶，三層金屬，標(biāo)準(zhǔn)標(biāo)準(zhǔn)CMOS工藝工藝(無錫華晶上華半導(dǎo)體有限公司無錫華晶上華半導(dǎo)體有限公司)一、課程簡介（續(xù)）一、課程簡介（續(xù)） 設(shè)計(jì)環(huán)境設(shè)計(jì)環(huán)境1 1軟件：軟件：Ca

7、denceCadence；Hspice or Spectre; MATLABHspice or Spectre; MATLAB2上機(jī)地點(diǎn)：東主樓上機(jī)地點(diǎn)：東主樓1樓微電子所教學(xué)機(jī)房樓微電子所教學(xué)機(jī)房 或校園網(wǎng)內(nèi)遠(yuǎn)程登陸?；蛐@網(wǎng)內(nèi)遠(yuǎn)程登陸。3上機(jī)輔導(dǎo)答疑時(shí)間：周四上機(jī)輔導(dǎo)答疑時(shí)間：周四15:3017點(diǎn)點(diǎn) (416周周) 一、課程簡介（續(xù)）一、課程簡介（續(xù)） 總結(jié)報(bào)告要求總結(jié)報(bào)告要求第一部分：第一部分： 摘要摘要 （中、英文）（中、英文） 300字字 包括設(shè)計(jì)的內(nèi)容、預(yù)期目的、主要電路結(jié)構(gòu)、測試結(jié)包括設(shè)計(jì)的內(nèi)容、預(yù)期目的、主要電路結(jié)構(gòu)、測試結(jié)果等。果等。第二部分：電路設(shè)計(jì)部分第二部分：電路設(shè)計(jì)部

8、分 設(shè)計(jì)目標(biāo)、設(shè)計(jì)目標(biāo)、background、設(shè)計(jì)方案、電路結(jié)構(gòu)及參數(shù)設(shè)、設(shè)計(jì)方案、電路結(jié)構(gòu)及參數(shù)設(shè)計(jì)、電路仿真情況。計(jì)、電路仿真情況。 附：系統(tǒng)框圖、電路原理圖、仿真結(jié)果。附：系統(tǒng)框圖、電路原理圖、仿真結(jié)果。第三部分：版圖設(shè)計(jì)部分第三部分：版圖設(shè)計(jì)部分 版圖設(shè)計(jì)的各部分考慮，采取的措施。版圖設(shè)計(jì)的各部分考慮，采取的措施。 附：版圖、核心電路尺寸。附：版圖、核心電路尺寸。一、課程簡介（續(xù)）一、課程簡介（續(xù)） 總結(jié)報(bào)告要求（續(xù)）總結(jié)報(bào)告要求（續(xù)） 第四部分：測試部分第四部分：測試部分 測試方案、測試儀器、測試結(jié)果及分析。測試方案、測試儀器、測試結(jié)果及分析。 附：測試原理圖、測試數(shù)據(jù)、分析曲線等。

9、附：測試原理圖、測試數(shù)據(jù)、分析曲線等。第五部分：結(jié)論第五部分：結(jié)論 設(shè)計(jì)實(shí)現(xiàn)情況，成功與失敗情況分析，改進(jìn)設(shè)想。設(shè)計(jì)實(shí)現(xiàn)情況，成功與失敗情況分析，改進(jìn)設(shè)想。 通過本課程的訓(xùn)練有何收獲，對本課程有什么意見及建議。通過本課程的訓(xùn)練有何收獲，對本課程有什么意見及建議。成績評定 題目本身難度與工作量: 20% 完成質(zhì)量: 50% 答辯表現(xiàn): 10% 總結(jié)報(bào)告: 10% 平時(shí)成績: 10% 中期檢查, 實(shí)驗(yàn)等 選題, 設(shè)計(jì), 流片, 答辯, 總結(jié)報(bào)告等缺一不可, 否則不給成績（2000年）硅片直徑：6 英寸加工工藝： 0.8m 標(biāo)準(zhǔn)CMOS雙層多晶 雙層金屬多芯片個(gè)數(shù)：25總 面 積： 18.9 mm

10、8.36 mm芯片詳圖（2000年）多芯片個(gè)數(shù)：25總 面 積：18.9 mm 8.36 mm（2001年）硅片直徑：6 英寸加工工藝： 0.8m標(biāo)準(zhǔn)CMOS 雙層多晶雙層金屬多芯片個(gè)數(shù)：24總 面 積： 18.0 mm 18.0 mm （比2000年增加一倍）封裝后的芯片封裝種類：2000年：20種2001年：32種每種封裝數(shù)： 2000年：8個(gè) 2001年：5個(gè)封裝總數(shù)：2000年：160個(gè)2001年：160個(gè)(2007) 共38組設(shè)計(jì) 選題情況： 放大器、運(yùn)算放大器：9 Bandgap: 2 低電壓比較器：1 PLL: 5 SRAM:4 隨機(jī)數(shù)發(fā)生器:4 Flash ADC, Pipel

11、ined ADC, modulator: 7 其他:6 設(shè)計(jì)流程： 全定制：35 基于標(biāo)準(zhǔn)單元綜合：3(2007) 完成情況: 90%以上參加了流片和測試 測試成功和部分成功不到40% 測試不成功原因: 沒做LVS 或模塊做了LVS,但拼完后沒做 時(shí)間安排不合理 組內(nèi)分工不合理 基礎(chǔ)差且投入不夠成功部分成功測試不成功芯片設(shè)計(jì)成功要素: 耐心 + 細(xì)心(2008) 共35組設(shè)計(jì) 選題情況： 放大器、運(yùn)算放大器：7 Bandgap: 3 PLL: 3 SRAM:7 隨機(jī)數(shù)發(fā)生器:4 Flash ADC, Pipelined ADC, modulator: 6 DAC: 2 其他:5 設(shè)計(jì)流程： 全

12、定制：35(2008) 完成情況: 90%以上參加了流片和測試 測試成功和部分成功超過70% 測試不成功原因: 模塊做了模塊做了LVS,但拼完后沒做但拼完后沒做 時(shí)間安排不合理 組內(nèi)分工不合理 基礎(chǔ)差且投入不夠芯片設(shè)計(jì)成功要素: 耐心 + 細(xì)心成功部分成功測試不成功23%29%48%(2009) 共38組設(shè)計(jì) 選題情況： Bandgap: 2 LDO: 2 PLL: 2 SRAM:9 Flash ADC: 10 Pipelined ADC modulator: 3 R2R, Current-Steering DAC: 4 RC Oscillator: 1 其他:5 工藝: CSMC 0.5um

13、 DPTM成功部分成功測試不成功(2009) 完成情況: 90%以上參加了流片和測試 部分同學(xué)作弊, 取消流片 測試成功和部分成功大概50% 測試不成功原因: 課題方向不是IC設(shè)計(jì), 在課程上投入嚴(yán)重不足 底層模塊做了LVS,但拼完后沒仔細(xì)做 時(shí)間安排不合理 組內(nèi)分工不合理芯片設(shè)計(jì)成功要素: 努力+合作+耐心 + 細(xì)心(2010) 共35組設(shè)計(jì) 選題情況： Bandgap/LDO: 6 PLL: 2 SRAM:4 Nyquist ADC: Flash(3), SAR(1), Cyclic(3), Pipeline(3) Oversampling ADC: 1 DAC: 4 傳感器接口：3 其他

14、：Oscillator(1), SC-filter(1), DDSF(2), RISC(1) 工藝: CSMC 0.5um DPTM(2010) 完成情況: 80%以上參加了CSMC流片和測試 測試成功和部分成功大概80% 基本達(dá)到設(shè)計(jì)目標(biāo)大概35% 測試不成功原因: 課題方向不是IC設(shè)計(jì), 在課程上投入嚴(yán)重不足 時(shí)間安排不合理 組內(nèi)分工不合理芯片設(shè)計(jì)成功要素: 努力+合作+耐心 + 細(xì)心課程誠信Ref: Boris Murmann, Stanford University強(qiáng)調(diào): 禁止設(shè)計(jì)抄襲, 報(bào)告抄襲, 捏造實(shí)驗(yàn)數(shù)據(jù)等作弊行為, 一旦發(fā)現(xiàn), 記0分, 并上報(bào)教務(wù)二、設(shè)計(jì)題目結(jié)合本人的論文課

15、題方向自行設(shè)計(jì)題目結(jié)合實(shí)驗(yàn)室的科研任務(wù)設(shè)計(jì)題目有用的設(shè)計(jì)參考題目： Bandgap+LDO, 溫漂50ppm Charge pump buckOn-Chip Temp. Sensor 傳感器接口電路（電容/電阻） DDS信號合成電路（包括DAC） ADC：Flash, SAR, Cyclic, Pipeline, sigma-delta PLL時(shí)鐘倍頻電路，F(xiàn)i = 8MHz, Fo = 64MHz Low-pass Active-RC or Switched-capacitor filter Oscillator (Crystal, RC) PLL時(shí)鐘倍頻電路，F(xiàn)i = 8MHz, Fo =

16、 64MHz自由組隊(duì)，合作完成，24人/題目每組推選一個(gè)組長，負(fù)責(zé)任務(wù)的協(xié)調(diào)分配，每組交一個(gè)設(shè)計(jì)報(bào)告，在報(bào)告最后需說明組內(nèi)個(gè)人的工作內(nèi)容設(shè)計(jì)過程 工藝 工藝類型：邏輯、混合信號、射頻？ 所用到集成元件的特性(MOST, CAP, RES) 設(shè)計(jì)規(guī)則 寄生效應(yīng) 設(shè)計(jì)方案 電路設(shè)計(jì) 版圖設(shè)計(jì) 測試要提高設(shè)計(jì)質(zhì)量，必須要熟悉所用的工藝運(yùn)放設(shè)計(jì)實(shí)例 熟悉工藝 MOST的Gain, Speed, Corner CAP的密度，溫度系數(shù)，電壓系數(shù)，Corner 結(jié)構(gòu)設(shè)計(jì) 電路設(shè)計(jì)與仿真分析的迭代GAIN?AT=2VE*L/(VGS-VT)? AT L/(VGS-VT)?Schematic for gain

17、simulationgm?gm=(ucox/n)*(W/L)*(VGS-VT)n=1.2常用的gm估算公式有較大的誤差在常用的SI區(qū)，可在公式上加一個(gè)系數(shù)來改進(jìn)計(jì)算精度通過查gm VGS-VT表，并結(jié)合gm(W/L) 的關(guān)系來估算gm，比較精確Schematic for gm, Ids simulationgm, Ids, Vgs-Vth通過仿真建立gm VGS-VT, gm/Ids VGS-VT的關(guān)系由右圖可知，在固定Ids下，gm1/(VGS-VT)已知gm，VGS-VT，通過查gm VGS-VT表，并結(jié)合gm(W/L)可估算W/L；通過查gm/IDS VGS-VT表，可估算出Ids，反之

18、亦然已知gm, Ids，則通過查gm/IDS VGS-VT表可設(shè)計(jì)VGS-VT通過左圖，可估算出相同Ids, VGS-VT下，PMOS, NMOS的W/L約為2.4Speed?由于gm手算的精度問題，fT的手算結(jié)果也有較大誤差仿真建立FtVGS-VT, L的關(guān)系，可知ft (VGS-VT)/(L*L)的關(guān)系還是比較精確的通過查表，并結(jié)合fT與VGS-VT, L 的關(guān)系，可估算MOST的fTCorner?仿真實(shí)驗(yàn)：條件：令W/L=10u/1u，Idsn=25u, Idsp=10u，VDS=0.5V, 在typical(tt, 27)情況下，有Vgsteff=0.2V仿真 typical(tt, 27), fast(ff, -40), slow(ss, 85)這三個(gè)情