第2章組合邏輯電路-3

1、第第2章章 組合邏輯電路組合邏輯電路 第第2章章 組合邏輯電路組合邏輯電路 2.1 集成門電路集成門電路 2.2 組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析和設(shè)計(jì) 2.3 組合邏輯電路中的競(jìng)爭(zhēng)組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)冒險(xiǎn) 第第2章章 組合邏輯電路組合邏輯電路 2.3 組合邏輯電路中的競(jìng)爭(zhēng)組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)冒險(xiǎn) 1.競(jìng)爭(zhēng)與冒險(xiǎn) 在2.2節(jié)中介紹的組合邏輯電路的分析和設(shè)計(jì),是基于穩(wěn)定狀態(tài)這一前提的。所謂穩(wěn)定狀態(tài),是指輸入變量不發(fā)生變化,輸出變量也不會(huì)發(fā)生變化的情況。但是,當(dāng)輸入變量發(fā)生變化時(shí),電路可能會(huì)得到錯(cuò)誤的結(jié)果。 現(xiàn)在讓我們分析一下圖219所示的組合邏輯電路。第第2章章 組合邏輯電

2、路組合邏輯電路 圖219 示例電路 &Z&ACG2G3G1BG4第第2章章 組合邏輯電路組合邏輯電路 從圖中可以得到:ZABACABAC 當(dāng)B和C保持為1不變時(shí),由上式得到 ,即此時(shí)輸出應(yīng)該恒定為1,與輸入A無(wú)關(guān)。而實(shí)際情形為,如果A不變,則無(wú)論A是0還是1,輸出都為1；如果A發(fā)生變化,則輸出不一定恒為1。Z=A 1+A 1=1第第2章章 組合邏輯電路組合邏輯電路 再看一下具體電路: 當(dāng)B=C=1,A=0時(shí),與非門G2的輸出為1,G1的輸出為1,G3的輸出為0,因此，G4的輸出為1。 當(dāng)B=C=1,A=1時(shí),G1輸出為0,G2輸出為0,G3輸出為1,G4輸出也為1。 第第2章章

3、 組合邏輯電路組合邏輯電路 當(dāng)B=C=1,A由0變?yōu)?時(shí),將使G1和G2的輸出由1變?yōu)?,G3輸出則由0變?yōu)?。G1和G2輸出的變化比A的變化延遲tp,G3輸出的變化比A的變化延遲2tp。因此,G2的輸出先變?yōu)?而G3的輸出后變?yōu)?。這樣,在G2的輸出變化之前,G2輸出為1,G3輸出為0；當(dāng)G2的輸出已經(jīng)變化而G3的輸出還沒(méi)有變化時(shí),G2、G3的輸出同時(shí)為0；在G3的輸出變化之后,G2輸出為0,G3輸出為1?？梢?任何時(shí)刻，G4最少有一個(gè)輸入為0,因此,其輸出Z一直保持為1。第第2章章 組合邏輯電路組合邏輯電路 當(dāng)B=C=1,A由1變?yōu)?時(shí),將使G1和G2的輸出由0變?yōu)?,G3輸出則由1變?yōu)?

4、。G1和G2輸出的變化比A的變化延遲tp,G3輸出的變化比A的變化延遲2tp。因此,G2的輸出先變?yōu)?而G3的輸出后變?yōu)?。這樣,在G2的輸出變化之前,G2輸出為0,G3輸出為1；當(dāng)G2的輸出已經(jīng)變化而G3的輸出還沒(méi)變化時(shí),G2、G3的輸出同時(shí)為1；在G3的輸出變化之后,G2輸出為1,G3輸出為0。由此可見,在G2的輸出已經(jīng)變化而G3的輸出還沒(méi)變化這段時(shí)間里,由于G2、G3的輸出同時(shí)為1,使G4的兩個(gè)輸入同時(shí)為1,此時(shí)會(huì)在G4的輸出產(chǎn)生一個(gè)短暫的0脈沖。第第2章章 組合邏輯電路組合邏輯電路 在組合邏輯電路中,當(dāng)輸入信號(hào)變化時(shí),由于所經(jīng)路徑不同,產(chǎn)生延時(shí)不同,導(dǎo)致的其后某個(gè)門電路的兩個(gè)輸入端發(fā)生

5、有先有后的變化,稱為競(jìng)爭(zhēng)。 由于競(jìng)爭(zhēng)而使電路的輸出端產(chǎn)生尖峰脈沖,從而導(dǎo)致后級(jí)電路產(chǎn)生錯(cuò)誤動(dòng)作的現(xiàn)象稱為冒險(xiǎn)。產(chǎn)生0尖峰脈沖的稱為0型冒險(xiǎn),產(chǎn)生1尖峰脈沖的稱為1型冒險(xiǎn)。 第第2章章 組合邏輯電路組合邏輯電路 2.競(jìng)爭(zhēng)-冒險(xiǎn)的判斷 判斷一個(gè)組合邏輯電路是否存在競(jìng)爭(zhēng)-冒險(xiǎn)有兩種常用的方法:代數(shù)法和卡諾圖法。 1)代數(shù)法 在一個(gè)組合邏輯電路中,如果某個(gè)門電路的輸出表達(dá)式在一定條件下簡(jiǎn)化為 或 的形式,而式中的A和 是變量A經(jīng)過(guò)不同傳輸途徑來(lái)的,則該電路存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。 存在0型冒險(xiǎn) 存在1型冒險(xiǎn)ZAAZ=AAAZAAZAA第第2章章 組合邏輯電路組合邏輯電路 【例2.7】 判斷圖220所示的邏

6、輯電路是否存在冒險(xiǎn)。 解:從邏輯圖可以寫出如下邏輯表達(dá)式: 從表達(dá)式可以看出,當(dāng)B=0、C=D=1時(shí), 。因此,該電路存在0型冒險(xiǎn)。ZAAZABCADABCAD第第2章章 組合邏輯電路組合邏輯電路 圖220 例2.7的邏輯圖 &Z&1ADB1C第第2章章 組合邏輯電路組合邏輯電路 圖221 例2.8的邏輯圖 1Z111AB1C第第2章章 組合邏輯電路組合邏輯電路 【例2.8】 判斷圖221所示的邏輯電路是否存在冒險(xiǎn)。 解:從邏輯圖可以寫出如下邏輯表達(dá)式: 從表達(dá)式可以得到,當(dāng)B=1、C=0時(shí), 。因此,該電路存在1型冒險(xiǎn)。ZAAZABAC(AB)(AC)第第2章章 組合邏輯電路

7、組合邏輯電路 2)卡諾圖法 如果邏輯函數(shù)對(duì)應(yīng)的卡諾圖中存在相切的圈,而相切的兩個(gè)方格又沒(méi)有同時(shí)被另一個(gè)圈包含,則當(dāng)變量組合在相切方格之間變化時(shí),存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。第第2章章 組合邏輯電路組合邏輯電路 【例2.9】 判斷實(shí)現(xiàn)邏輯表達(dá)式 的電路是否存在冒險(xiǎn)。 解:畫出Z的卡諾圖如圖222所示。從卡諾圖中可以看出：1號(hào)圈中編號(hào)1的方格和2號(hào)圈中編號(hào)5的方格相切而且沒(méi)有同時(shí)被另一個(gè)圈包含；另外,1號(hào)圈中編號(hào)3的方格和3號(hào)圈中編號(hào)11的方格相切而且也沒(méi)有同時(shí)被另一個(gè)圈包含。因此,當(dāng)變量組合在編號(hào)1方格和編號(hào)5方格之間變化或在編號(hào)3方格和編號(hào)11方格之間變化時(shí),存在冒險(xiǎn)現(xiàn)象。兩種情況對(duì)應(yīng)的變量組合如下:

8、Z=BC+ABD+ABC第第2章章 組合邏輯電路組合邏輯電路 在編號(hào)1方格和編號(hào)5方格中,A=0、C=0、D=1、B變化。在編號(hào)3方格和編號(hào)11方格中,B=0、C=1、D=1、A變化。用與非門實(shí)現(xiàn)的電路邏輯圖如圖223所示。第第2章章 組合邏輯電路組合邏輯電路 圖222 Z的卡諾圖 ABCD00011110111100011110111311511123第第2章章 組合邏輯電路組合邏輯電路 圖223 例2.9的邏輯圖Z&ADB1C1&1第第2章章 組合邏輯電路組合邏輯電路 3.競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的消除方法 消除組合邏輯電路中競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的常用方法有:濾波法、脈沖選通法和修改設(shè)計(jì)法

9、。 1)濾波法 濾波法是在門電路的輸出端接上一個(gè)濾波電容,將尖峰脈沖的幅度削減至門電路的閾值電壓以下,如圖224所示。由于競(jìng)爭(zhēng)-冒險(xiǎn)產(chǎn)生的尖峰脈沖很窄,所以通常接一個(gè)大約幾百皮法的小電容即可。這種方法很簡(jiǎn)單,但會(huì)使波形變壞。第第2章章 組合邏輯電路組合邏輯電路 圖2-24 用濾波電容消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象&Z&ACG2G3G1BG4Cf第第2章章 組合邏輯電路組合邏輯電路 2)脈沖選通法 脈沖選通法是在電路中加入一個(gè)選通脈沖,在確定電路進(jìn)入穩(wěn)定狀態(tài)后,才讓電路輸出選通,否則封鎖電路輸出,如圖225所示。第第2章章 組合邏輯電路組合邏輯電路 圖225 用選通脈沖消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象 &am

10、p;Z&ACG2G3G1BG4P2tp選通AP第第2章章 組合邏輯電路組合邏輯電路 圖226 用增加冗余項(xiàng)消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象 &Z&ACG2G3G1BG4&G5第第2章章 組合邏輯電路組合邏輯電路 3)修改設(shè)計(jì)法 （1）代數(shù)法。 如前面圖219的分析所示,對(duì)于邏輯表達(dá)式 ,當(dāng)B=C=1時(shí),存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。利用邏輯代數(shù)公式,可以增加冗余項(xiàng)BC,使 ,圖226是按照增加冗余項(xiàng)后的邏輯表達(dá)式實(shí)現(xiàn)的電路。當(dāng)B=C=1時(shí),由于G5的輸出保持為0,因此,即使A發(fā)生變化,G4的輸出亦恒定為1。Z=AB+ACZ=AB+AC+BC第第2章章 組合邏輯電路組合邏輯電路 圖227 例2.10的卡諾圖ABCD00011110111100011110111311511第第2章章 組合邏輯電路組合邏輯電路 （2）卡諾圖法。 我們知道,當(dāng)邏輯函數(shù)對(duì)應(yīng)的卡諾圖中存在相切的圈,而相切的兩個(gè)方格又沒(méi)有同時(shí)被另一個(gè)圈包含,則當(dāng)變量組合在相切方格之間變化時(shí),存在競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。因而，通過(guò)增加由這兩個(gè)相切方格組成的圈,就可以消除競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象。第第2章章 組合邏輯電路組合邏輯電路 【例2.10】 修改圖223所示的電路,消除競(jìng)爭(zhēng)