第四總線(xiàn)結(jié)構(gòu)和時(shí)序

1、第四章第四章 8086CPU總線(xiàn)結(jié)構(gòu)和時(shí)序總線(xiàn)結(jié)構(gòu)和時(shí)序 4.1 8086系統(tǒng)總線(xiàn)結(jié)構(gòu)系統(tǒng)總線(xiàn)結(jié)構(gòu) 4.2 8086系統(tǒng)總線(xiàn)時(shí)序系統(tǒng)總線(xiàn)時(shí)序兩級(jí)總線(xiàn)：兩級(jí)總線(xiàn)：微處理器級(jí)總線(xiàn)微處理器級(jí)總線(xiàn)CPU的輸入輸出引腳；的輸入輸出引腳；系統(tǒng)級(jí)總線(xiàn)系統(tǒng)級(jí)總線(xiàn)CPU通過(guò)微處理器級(jí)總線(xiàn)和其它邏輯電通過(guò)微處理器級(jí)總線(xiàn)和其它邏輯電路連接組成主機(jī)板系統(tǒng)，形成系統(tǒng)級(jí)總線(xiàn)。路連接組成主機(jī)板系統(tǒng)，形成系統(tǒng)級(jí)總線(xiàn)。總線(xiàn)控制邏輯ROMRAM協(xié)處理器RT/COMS RAMI/O接口板組鍵盤(pán)磁盤(pán)驅(qū)動(dòng)器網(wǎng)卡CRT顯示器打印機(jī)微處理器MODEM鼠標(biāo)主機(jī)板主機(jī)板系統(tǒng)總線(xiàn)微機(jī)系統(tǒng)硬件組成圖微計(jì)算機(jī)的硬件結(jié)構(gòu)微計(jì)算機(jī)的硬件結(jié)構(gòu)（馮（馮.諾

2、依曼結(jié)構(gòu)）諾依曼結(jié)構(gòu)） 從功能或邏輯的角度，微型計(jì)算機(jī)的硬件由運(yùn)算器、控制器、從功能或邏輯的角度，微型計(jì)算機(jī)的硬件由運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部分組成。存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部分組成。 運(yùn)算器控制器MPU存儲(chǔ)器輸出設(shè)備I/O接口輸入設(shè)備A.BUSD.BUSC.BUS系統(tǒng)總線(xiàn)系統(tǒng)總線(xiàn)讀、寫(xiě)操作l l T T狀態(tài)（時(shí)鐘周期）：狀態(tài)（時(shí)鐘周期）：CPUCPU處理動(dòng)作的最小單位位時(shí)間。就處理動(dòng)作的最小單位位時(shí)間。就是時(shí)鐘信號(hào)是時(shí)鐘信號(hào)CLKCLK的周期。它與的周期。它與CPUCPU的時(shí)鐘頻率有關(guān)。的時(shí)鐘頻率有關(guān)。T=1/fT=1/f時(shí)鐘時(shí)鐘 ，如果如果f f時(shí)鐘時(shí)鐘 =5M

3、hz=5Mhz，那么，那么T=200nsT=200ns。l l 總線(xiàn)周期（機(jī)器周期）：總線(xiàn)周期（機(jī)器周期）：CPUCPU通過(guò)系統(tǒng)總線(xiàn)對(duì)外部（存儲(chǔ)器通過(guò)系統(tǒng)總線(xiàn)對(duì)外部（存儲(chǔ)器或或I/OI/O接口）進(jìn)行一次訪(fǎng)問(wèn)所需的時(shí)間。一個(gè)總線(xiàn)周期至少包接口）進(jìn)行一次訪(fǎng)問(wèn)所需的時(shí)間。一個(gè)總線(xiàn)周期至少包括括 4 4個(gè)個(gè)T T狀態(tài)，即狀態(tài)，即T T1 1,T,T2 2,T,T3 3,T,T4 4。 l l 指令周期：執(zhí)行一條指令所需要的時(shí)間，有若干總線(xiàn)周期指令周期：執(zhí)行一條指令所需要的時(shí)間，有若干總線(xiàn)周期組成。組成。基本概念基本概念l l 總線(xiàn)周期（機(jī)器周期）：一個(gè)總線(xiàn)周期至少包括總線(xiàn)周期（機(jī)器周期）：一個(gè)總線(xiàn)周期

4、至少包括 4 4個(gè)個(gè)T T狀態(tài)，狀態(tài)，即即T T1 1,T,T2 2,T,T3 3,T,T4 4。 基本概念基本概念最小方式最小方式：只有一個(gè)微處理器：只有一個(gè)微處理器8086 。該模式適用于規(guī)模。該模式適用于規(guī)模較小的微機(jī)應(yīng)用系統(tǒng)。較小的微機(jī)應(yīng)用系統(tǒng)。最大方式最大方式：系統(tǒng)有兩個(gè)或多個(gè)同時(shí)執(zhí)行指令的微處理器，：系統(tǒng)有兩個(gè)或多個(gè)同時(shí)執(zhí)行指令的微處理器，其中一個(gè)主處理器就是其中一個(gè)主處理器就是8086，其它的處理器稱(chēng)協(xié)處理器，其它的處理器稱(chēng)協(xié)處理器（數(shù)值協(xié)處理器（數(shù)值協(xié)處理器8087和輸入和輸入/輸出協(xié)處理器輸出協(xié)處理器8089）。最大）。最大模式用在中、大規(guī)模的微機(jī)應(yīng)用系統(tǒng)中。模式用在中、大規(guī)

5、模的微機(jī)應(yīng)用系統(tǒng)中。 4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳1. 3條條-電源、接地引腳電源、接地引腳 ： VCC、GND（1和和20）2. 1條條-時(shí)鐘信號(hào)：時(shí)鐘信號(hào)：CLK，方波信號(hào)，占空比約為，方波信號(hào)，占空比約為33% 8086CPU共有共有40根根引腳線(xiàn)，其中引腳線(xiàn)，其中32根根在兩種方式下名稱(chēng)和功能相同。在兩種方式下名稱(chēng)和功能相同。3.20條地址條地址/數(shù)據(jù)線(xiàn)；數(shù)據(jù)線(xiàn)；4.16條制控線(xiàn)，其中條制控線(xiàn)，其中8根在兩種工作方式下名稱(chēng)和功能相同根在兩種工作方式下名稱(chēng)和功能相同。4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳電源、接地引腳電源、接地引腳

6、： VCC、GND（1和和20）時(shí)鐘信號(hào)：時(shí)鐘信號(hào)：CLK，方波信，方波信號(hào)，占空比約為號(hào)，占空比約為33% 8086CPU共有共有40根根引腳線(xiàn)，引腳線(xiàn)，其中其中32根根在兩種方式下名在兩種方式下名稱(chēng)和功能相同。稱(chēng)和功能相同。20根地址根地址/數(shù)據(jù)線(xiàn)；數(shù)據(jù)線(xiàn)；16根控制線(xiàn)，其中根控制線(xiàn)，其中8根在兩根在兩種工作方式下名稱(chēng)和功能種工作方式下名稱(chēng)和功能相同。相同。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5

7、AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086 AD15AD0（雙向，（雙向，三態(tài)）三態(tài)）低低16位地址位地址/數(shù)據(jù)的復(fù)用引數(shù)據(jù)的復(fù)用引腳線(xiàn)，分時(shí)復(fù)用。腳線(xiàn)，分時(shí)復(fù)用。 A19/S6A16/S3（輸（輸出、三態(tài)）出、三態(tài)）地址地址/狀態(tài)復(fù)用引腳。狀態(tài)復(fù)用引腳。S6總為低電平；總為低電平；S5反映當(dāng)前允許中斷標(biāo)志

8、反映當(dāng)前允許中斷標(biāo)志IF的狀的狀態(tài)；態(tài)；S4、S3指示當(dāng)前所使用的段寄存指示當(dāng)前所使用的段寄存器。器。4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）

9、WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086地址地址/數(shù)據(jù)總線(xiàn)數(shù)據(jù)總線(xiàn)S S4 4S S3 3當(dāng)前使用的當(dāng)前使用的段寄存器段寄存器0 00 0 ES ES0 01 1 SS SS1 10 0CS(CS(或或I/OI/O，中斷響應(yīng)中斷響應(yīng)) )1 11 1 DS DSS4和和S3功能表功能表01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD

10、7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳地址地址/數(shù)據(jù)總線(xiàn)數(shù)據(jù)總線(xiàn)4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳地址地址/數(shù)據(jù)總線(xiàn)數(shù)據(jù)總線(xiàn)綜上， AD15AD0以及以及A19/S6A16/S3，T1時(shí)是時(shí)是地址總線(xiàn)地址

11、總線(xiàn)T2T4時(shí)，時(shí)， AD15AD0做數(shù)據(jù)總線(xiàn)用，做數(shù)據(jù)總線(xiàn)用，A19/S6A16/S3用于輸出狀態(tài)。用于輸出狀態(tài)。為了使地址信息在總線(xiàn)的為了使地址信息在總線(xiàn)的T2T4狀態(tài)時(shí)仍保狀態(tài)時(shí)仍保持有效，總線(xiàn)控制邏輯必須配有一個(gè)地址鎖持有效，總線(xiàn)控制邏輯必須配有一個(gè)地址鎖存器，用于把存器，用于把T1狀態(tài)輸出的狀態(tài)輸出的20位地址鎖存在位地址鎖存在鎖存器中。鎖存器中。4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳地址地址/數(shù)據(jù)總線(xiàn)數(shù)據(jù)總線(xiàn) 公用控制總線(xiàn)公用控制總線(xiàn)4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳控制總線(xiàn)共有控制總線(xiàn)共有16條引腳，其中條引腳，其中8個(gè)是公用引腳（

12、在個(gè)是公用引腳（在兩種工作方式下定義功能是一樣的），另外兩種工作方式下定義功能是一樣的），另外8個(gè)在兩種個(gè)在兩種工作方式下定義的功能不同工作方式下定義的功能不同 公用控制總線(xiàn)公用控制總線(xiàn)（2）RD（輸出）：讀控制（輸出）：讀控制輸出信號(hào)，低電平有效。輸出信號(hào)，低電平有效。有效時(shí)，控制系統(tǒng)總線(xiàn)數(shù)有效時(shí)，控制系統(tǒng)總線(xiàn)數(shù)據(jù)流動(dòng)方向。據(jù)流動(dòng)方向。（1）MN/MX（輸入）：（輸入）： 工作方式控制引腳。工作方式控制引腳。接接+5v時(shí)，時(shí)，cpu處于最小工處于最小工作方式；接地時(shí)作方式；接地時(shí)cpu處于最處于最大工作方式大工作方式01020304050607080910111213141516171819

13、204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳（3）NMI（輸入）：非可（輸入）：非可屏蔽中

14、斷請(qǐng)求信號(hào)，屏蔽中斷請(qǐng)求信號(hào)，上升上升沿有效沿有效。 當(dāng)該引腳有效時(shí)，當(dāng)該引腳有效時(shí)，CPU執(zhí)行完現(xiàn)行指令，立執(zhí)行完現(xiàn)行指令，立即響應(yīng)即響應(yīng)NMI中斷，并進(jìn)行中斷，并進(jìn)行中斷處理。不受中斷處理。不受IF的影響。的影響。（4）INTR（輸入）：可（輸入）：可屏蔽中斷請(qǐng)求信號(hào)，屏蔽中斷請(qǐng)求信號(hào)，高電高電平有效平有效。Cpu在執(zhí)行完每條在執(zhí)行完每條指令的最后一個(gè)時(shí)鐘周期指令的最后一個(gè)時(shí)鐘周期對(duì)對(duì)INTR進(jìn)行測(cè)試，以便決進(jìn)行測(cè)試，以便決定現(xiàn)行指令執(zhí)行完后是否定現(xiàn)行指令執(zhí)行完后是否響應(yīng)中斷。響應(yīng)中斷。IF=1，允許；，允許；IF=0，屏蔽。，屏蔽。0102030405060708091011121314

15、1516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳（5）RESET（輸入）：

16、復(fù)（輸入）：復(fù)位引腳，高電平有效。復(fù)位位引腳，高電平有效。復(fù)位時(shí)，時(shí)，CPU結(jié)束當(dāng)前操作，并結(jié)束當(dāng)前操作，并對(duì)處理器的標(biāo)志寄存器、對(duì)處理器的標(biāo)志寄存器、IP、DS、SS、ES及指令隊(duì)列進(jìn)及指令隊(duì)列進(jìn)行清零操作，將行清零操作，將CS設(shè)置為設(shè)置為0FFFFH。Cpu從存儲(chǔ)器的從存儲(chǔ)器的0FFFF0地址開(kāi)始讀取和執(zhí)行地址開(kāi)始讀取和執(zhí)行指令。指令。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD

17、1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳（6）READY（輸入（輸入）：）：“準(zhǔn)備好準(zhǔn)備好”信號(hào)引腳，高電平信號(hào)引腳，高電平有效，為了解決高速的有效，為了解決高速的cpu和低和低速的存儲(chǔ)器或速的存儲(chǔ)器或I/O接口之間進(jìn)行接口之間進(jìn)行可靠的數(shù)據(jù)傳輸而設(shè)置的。可靠的數(shù)據(jù)傳

18、輸而設(shè)置的。若若READY為高電平，為高電平，引腳有效，引腳有效，存儲(chǔ)器或存儲(chǔ)器或I/O端口端口已經(jīng)準(zhǔn)備好，已經(jīng)準(zhǔn)備好，將在下一個(gè)時(shí)鐘周期將在下一個(gè)時(shí)鐘周期將數(shù)據(jù)送將數(shù)據(jù)送到數(shù)據(jù)總線(xiàn)或從數(shù)據(jù)總線(xiàn)上取到數(shù)據(jù)總線(xiàn)或從數(shù)據(jù)總線(xiàn)上取走數(shù)據(jù)走數(shù)據(jù)。若若READY為低電平，為低電平，則表明存則表明存儲(chǔ)器或儲(chǔ)器或I/O端口端口沒(méi)有準(zhǔn)備好，沒(méi)有準(zhǔn)備好，CPU將在將在T3和和T4之間出入若干之間出入若干個(gè)個(gè)TW，等待，直到，等待，直到READY信信號(hào)有效號(hào)有效。0102030405060708091011121314151617181920403938373635343332313029282726252423

19、2221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳（6）READY（輸入（輸入）：）：“準(zhǔn)備好準(zhǔn)備好”信號(hào)引腳，高電平信號(hào)引腳，高電平有效，為了解決高速的有效，為了解決高速

20、的cpu和低和低速的存儲(chǔ)器或速的存儲(chǔ)器或I/O接口之間進(jìn)行接口之間進(jìn)行可靠的數(shù)據(jù)傳輸而設(shè)置的?？煽康臄?shù)據(jù)傳輸而設(shè)置的。若若READY為高電平，為高電平，引腳有效，引腳有效，存儲(chǔ)器或存儲(chǔ)器或I/O端口端口已經(jīng)準(zhǔn)備好，已經(jīng)準(zhǔn)備好，將在下一個(gè)時(shí)鐘周期將在下一個(gè)時(shí)鐘周期將數(shù)據(jù)送將數(shù)據(jù)送到數(shù)據(jù)總線(xiàn)或從數(shù)據(jù)總線(xiàn)上取到數(shù)據(jù)總線(xiàn)或從數(shù)據(jù)總線(xiàn)上取走數(shù)據(jù)走數(shù)據(jù)。若若READY為低電平，為低電平，則表明存則表明存儲(chǔ)器或儲(chǔ)器或I/O端口端口沒(méi)有準(zhǔn)備好，沒(méi)有準(zhǔn)備好，CPU將在將在T3和和T4之間出入若干之間出入若干個(gè)個(gè)TW，等待，直到，等待，直到READY信信號(hào)有效號(hào)有效。4.1.1 兩種工作方式下的兩種工作方式下的公

21、用引腳公用引腳（7）TEST（輸入）：測(cè)試信（輸入）：測(cè)試信號(hào)引腳，低電平有效。信號(hào)與號(hào)引腳，低電平有效。信號(hào)與WAIT指令結(jié)合使用。指令結(jié)合使用。Cpu執(zhí)行執(zhí)行wait指令，進(jìn)入等待狀指令，進(jìn)入等待狀態(tài)，每隔態(tài)，每隔5秒測(cè)試一次秒測(cè)試一次test引腳。引腳。直到直到test引腳為低電平有效，才引腳為低電平有效，才退出等待，執(zhí)行下一個(gè)指令。退出等待，執(zhí)行下一個(gè)指令。（8）BHE/S7（輸出、三（輸出、三態(tài)）：高態(tài)）：高8位數(shù)據(jù)允許位數(shù)據(jù)允許/狀態(tài)狀態(tài)復(fù)用引腳。在復(fù)用引腳。在T1狀態(tài)狀態(tài)輸出輸出BHE，表示高，表示高8位數(shù)據(jù)線(xiàn)位數(shù)據(jù)線(xiàn)D15D8有效；有效；其他狀態(tài)其他狀態(tài)輸輸出狀態(tài)信號(hào)出狀態(tài)信號(hào)

22、S7（未定義）。（未定義）。01020304050607080910111213141516171819204039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80864

23、.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳（8）BHE/S7（輸出、三（輸出、三態(tài)）：高態(tài)）：高8位數(shù)據(jù)允許位數(shù)據(jù)允許/狀態(tài)狀態(tài)復(fù)用引腳。在復(fù)用引腳。在T1狀態(tài)狀態(tài)輸出輸出BHE，表示高，表示高8位數(shù)據(jù)線(xiàn)位數(shù)據(jù)線(xiàn)D15D8有效；有效；其他狀態(tài)其他狀態(tài)輸出狀態(tài)信號(hào)輸出狀態(tài)信號(hào)S7（未定（未定義）。義）。4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳利用利用BHE信號(hào)和信號(hào)和AD0信號(hào)，可知系統(tǒng)當(dāng)前的操作類(lèi)型。信號(hào)，可知系統(tǒng)當(dāng)前的操作類(lèi)型。 操作操作 BHE AD0 所用引腳所用引腳讀讀/寫(xiě)偶地址的一個(gè)字寫(xiě)偶地址的一個(gè)字 0 0 AD15AD0讀讀/寫(xiě)偶地址的一個(gè)字節(jié)

24、寫(xiě)偶地址的一個(gè)字節(jié) 1 0 AD7 AD0讀讀/寫(xiě)奇地址的一個(gè)字節(jié)寫(xiě)奇地址的一個(gè)字節(jié) 0 1 AD15AD8讀讀/寫(xiě)奇地址的一個(gè)字寫(xiě)奇地址的一個(gè)字 第一個(gè)總線(xiàn)周期讀第一個(gè)總線(xiàn)周期讀/寫(xiě)低字節(jié)寫(xiě)低字節(jié) 0 1 AD15AD8 第二個(gè)總線(xiàn)周期讀第二個(gè)總線(xiàn)周期讀/寫(xiě)高字節(jié)寫(xiě)高字節(jié) 1 0 AD7 AD0 公用控制總線(xiàn)公用控制總線(xiàn)4.1.1 兩種工作方式下的兩種工作方式下的公用引腳公用引腳一、一、 最小模式下的最小模式下的24-31引腳引腳（1） ALE （輸出）：（輸出）： 地址鎖存允許信號(hào)，高電平有效。地址鎖存允許信號(hào)，高電平有效。 ALE信號(hào)不能被浮空。信號(hào)不能被浮空。（5） HOLD（輸入）：

25、總線(xiàn)保持請(qǐng)求信號(hào)，高電平有效（輸入）：總線(xiàn)保持請(qǐng)求信號(hào)，高電平有效。 （6） HLDA（輸出）：總線(xiàn)保持響應(yīng)信號(hào)，高電平有效。（輸出）：總線(xiàn)保持響應(yīng)信號(hào)，高電平有效。 （4） INTA（輸出）：中斷響應(yīng)信號(hào)，低電平有效。（輸出）：中斷響應(yīng)信號(hào)，低電平有效。 （2） DEN（輸出，三態(tài)）：數(shù)據(jù)允許信號(hào)，低電平有效。（輸出，三態(tài)）：數(shù)據(jù)允許信號(hào)，低電平有效。 （3）DT/R（輸出、三態(tài)）：數(shù)據(jù)收（輸出、三態(tài)）：數(shù)據(jù)收/發(fā)控制信號(hào)。發(fā)控制信號(hào)。4.1.2 最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)一、一、 最小模式下的最小模式下的24-31引腳引腳（7） M/IO（輸出、三態(tài)）

26、：存儲(chǔ)器或（輸出、三態(tài)）：存儲(chǔ)器或I/O端口選擇信號(hào)。端口選擇信號(hào)。 0011M/IORDWR操作類(lèi)型操作類(lèi)型讀讀 I/O寫(xiě)寫(xiě) I/O讀存儲(chǔ)器讀存儲(chǔ)器寫(xiě)存儲(chǔ)器寫(xiě)存儲(chǔ)器4.1.2 最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)（8） WR（輸出、三態(tài)）：（輸出、三態(tài)）： 寫(xiě)控制信號(hào)，低電平有效。寫(xiě)控制信號(hào)，低電平有效。 0 1 1 0 0 1 1 0二、二、 最小模式下的典型配置最小模式下的典型配置4.1.2 最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu) 8086CPU（MN/MX接接+5V）；）； 存儲(chǔ)器和存儲(chǔ)器和 I/O接口；接口； 時(shí)鐘發(fā)生器時(shí)鐘發(fā)生器

27、1片片8284 ； 地址鎖存器地址鎖存器3片片8282； 數(shù)據(jù)收發(fā)器數(shù)據(jù)收發(fā)器2片片8286/8287。1地址鎖存器地址鎖存器82828282內(nèi)部邏輯圖內(nèi)部邏輯圖OE為三態(tài)門(mén)的開(kāi)啟為三態(tài)門(mén)的開(kāi)啟信號(hào)。信號(hào)。4.1.2 最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)STB為為D觸發(fā)器的觸發(fā)器的控 制 信 號(hào) ， 連 接控 制 信 號(hào) ， 連 接8086CPU的的ALE引引腳腳 。二、二、 最小模式下的典型配置最小模式下的典型配置功能功能：地址、：地址、BHE鎖存鎖存 實(shí)現(xiàn)復(fù)用信號(hào)分離實(shí)現(xiàn)復(fù)用信號(hào)分離2數(shù)據(jù)收發(fā)器數(shù)據(jù)收發(fā)器82868286內(nèi)部邏輯圖內(nèi)部邏輯圖OE0，T=0時(shí)，時(shí)，

28、B為輸入，為輸入，A為輸出為輸出信號(hào)由信號(hào)由B到到A。OE0，T=1時(shí)，時(shí)，A為輸入，為輸入，B為輸出為輸出信號(hào)由信號(hào)由A到到B；4.1.2 最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)功能功能：提高總線(xiàn)驅(qū)動(dòng)能力。：提高總線(xiàn)驅(qū)動(dòng)能力。二、二、 最小模式下的典型配置最小模式下的典型配置3時(shí)鐘發(fā)生器時(shí)鐘發(fā)生器8284A8284時(shí)鐘電路的連接時(shí)鐘電路的連接4.1.2 最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)功能功能：產(chǎn)生時(shí)鐘信號(hào)產(chǎn)生時(shí)鐘信號(hào)RESET 發(fā)生電路發(fā)生電路READY發(fā)生電路發(fā)生電路二、二、 最小模式下的典型配置最小模式下的典型配置8086最小方

29、式系統(tǒng)的系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式系統(tǒng)的系統(tǒng)總線(xiàn)結(jié)構(gòu)4.1.2 最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線(xiàn)結(jié)構(gòu)8286 8286 或或8287 8287 T TOEOE MN/MX RD WR CLK READY M/IORESET ALE A19-A16 BHE AD15-AD0 8086 DT/R DEN STB 828282848284RES 存儲(chǔ)器存儲(chǔ)器I/O數(shù)據(jù)總線(xiàn)數(shù)據(jù)總線(xiàn)地址總線(xiàn)地址總線(xiàn)地址總線(xiàn)地址總線(xiàn)地址地址/ /數(shù)據(jù)數(shù)據(jù)V VCCCCV VCCCCBHEBHE8286 8286 TOEl l T T狀態(tài)（時(shí)鐘周期）：狀態(tài)（時(shí)鐘周期）：CPUCPU處理動(dòng)作的最小單位位時(shí)間。就處理動(dòng)作的最小單位位時(shí)間。就是時(shí)鐘信號(hào)是時(shí)鐘信號(hào)CLKCLK的周期。的周期。它與它與CPU的時(shí)