chp5-4_流水線1

1、1第五章 中央處理器返回2第五章 中央處理器5.1CPU功能和組成5.2指令周期5.3時序產生器5.4微程序控制器及其設計5.5硬布線控制器及其設計5.6傳統(tǒng)CPU5.7流水CPU5.8RISC的CPU5.9多媒體CPU35.6 傳統(tǒng)傳統(tǒng)CPU5.6.1Intel 80885.6.2 IBM37045.6.1Intel 8088lIntel 8088l1979年l16位55.6.2 IBM370lIBM370 CPUl1972年l32位lALU的三個功能部件l寄存器結構lCPU控制狀態(tài)l管態(tài)l目態(tài)65.7 流水流水CPUlEnslow統(tǒng)計過：l19651975間，反映器件性能級延遲大約為原來的

2、1/10，而反映計算機系統(tǒng)性能之一的平均指令時間為1%。l結論：同一時期計算機系統(tǒng)性能比器件性能提高的速度快得多l(xiāng)促使計算機性能提高的因素除了器件性能得提高外還有哪些呢？75.7 流水流水CPU5.7.1并行處理技術5.7.2流水CPU的結構5.7.3流水線中的主要問題5.7.4 Pentium CPU85.7.1并行處理技術并行處理技術l并行性（Parrelism）概念l問題中具有可以同時進行運算或操作的特性l例：在相同時延的條件下，用n位運算器進行n位并行運算速度幾乎是一位運算器進行n位串行運算的n倍（狹義）l（廣義）含義l只要在同一時刻（同時性）或在同一時間間隔內（并發(fā)性）完成兩種或兩種

3、以上性質相同或不同的工作，他們在時間上相互重疊，都體現(xiàn)了并行性95.7.1并行處理技術并行處理技術l三種形式l時間并行（重疊）：讓多個處理過程在時間上相互錯開，輪流使用同一套硬件設備的各個部件，以加快硬件周轉而贏得速度，實現(xiàn)方式就是采用流水處理部件l空間并行（資源重復）：以數(shù)量取勝l它能真正的體現(xiàn)同時性lLSI和VLSI為其提供了技術保證l時間+空間并行l(wèi)Pentium中采用了超標量流水線技術105.7.2流水流水CPU的結構的結構l流水計算機的系統(tǒng)組成存儲器體系：主存采用多體交叉存儲器；Cache流水方式CPU：指令部件、指令隊列、執(zhí)行部件指令流水線指令隊列：FIFO執(zhí)行部件：可以有多個采用

4、流水線方式構成的算術邏輯部件構成，可以將定點運算部件和浮點運算部件分開。115.7.2流水流水CPU的結構的結構l流水線CPU時空圖lIF（Instruction Fetch取指） lID（Instruction Decode指令譯碼）lEX（Execution執(zhí)行） lWB（Write Back寫回）125.7.2流水流水CPU的結構的結構流水CPU非流水CPU135.7.2流水流水CPU的結構的結構145.7.2流水流水CPU的結構的結構具有兩條以上的指令流水線上圖中流水線滿載時，每一個時鐘周期可以執(zhí)行2條指令采用時間和空間并行技術155.7.2流水流水CPU的結構的結構l流水線（Pipe

5、lining）的分類l按級別分為l指令流水線l算術流水線l處理機流水線（宏流水線）165.7.3流水線中的主要問題流水線中的主要問題l瓶頸問題（流水線中有速度慢的段）l再分成幾個段l用資源重復的方法也可以解決l資源相關：多條指令進入流水線后在同一時鐘周期內爭用同一功能部件。l解決辦法：后邊指令拖一拍再推進；增設一個功能部件175.7.3流水線中的主要問題流水線中的主要問題 數(shù)據(jù)相關例：兩條指令發(fā)生數(shù)據(jù)相關沖突RAW(Read After Write)ADD R1,R2,R3R2+R3-R1SUB R4,R1,R5R1-R5-R4AND R6,R1,R7R1R7-R6185.7.3流水線中的主要

6、問題流水線中的主要問題l數(shù)據(jù)相關lRAW(Read After Write)后面指令用到前面指令所寫的數(shù)據(jù)lWAW(Write After Write)兩條指令寫同一個單元在簡單流水線中沒有此類相關，因為不會亂序執(zhí)行l(wèi)WAR(Write After Read)后面指令覆蓋前面指令所讀的單元在簡單流水線中沒有此類相關l解決辦法：可以推后后繼指令對相關單元的讀操作設置相關的直接通路（Forwarding）19【例4】流水線中有三類數(shù)據(jù)相關沖突：寫后讀（RAW）相關；讀后寫（WAR）相關；寫后寫（WAW）相關。判斷以下三組指令各存在哪種類型的數(shù)據(jù)相關。（1）I1 ADD R1，R2，R3 ；（R2）

7、+（R3）-R1 I2 SUB R4，R1，R5 ；（R1）-（R5）-R4（2）I3 STO M（x），R3 ；（R3）-M(x)，M(x)是存儲器單元 I4 ADD R3，R4，R5 ；（R4）+（R5）-R3（3）I5 MUL R3，R1，R2 ；（R1）（R2）-R3 I6 ADD R3，R4，R5 ；（R4）+（R5）-R3解：l第（1）組指令中，I1指令運算結果應先寫入R1，然后在I2指令中讀出R1內容。由于I2指令進入流水線，變成I2指令在I1指令寫入R1前就讀出R1內容，發(fā)生RAW相關。l第（2）組指令中，I3指令應先讀出R3內容并存入存儲單元M（x），然后在I4指令中將運算結

8、果寫入R3。但由于I4指令進入流水線，變成I4指令在I3指令讀出R3內容前就寫入R3，發(fā)生WAR相關。l第（3）組指令中，如果I6指令的加法運算完成時間早于I5指令的乘法運算時間，變成指令I6在指令I5寫入R3前就寫入R3，導致R3的內容錯誤，發(fā)生WAW相關。205.7.3流水線中的主要問題流水線中的主要問題l控制相關l引起原因：轉移指令l解決辦法：延遲轉移法，轉移預測法215.7.3流水線中的主要問題流水線中的主要問題225.7.4 Pentium CPUlPentium CPU （第一代）l1989年初0.8um工藝，310萬晶體管l有60M和66MHz外頻兩種版本l5V電壓，功耗20Wl

9、超標量流水線結構l486有一條流水線lPentium有U和V兩條指令流水線U流水線可以執(zhí)行所有的整數(shù)和浮點指令V流水線可以執(zhí)行簡單的整數(shù)和FXCH浮點指令l雙重分離式Cache，減少了等待和搬移數(shù)據(jù)時間l32位CPU，外部數(shù)據(jù)總線寬度為64位，外部地址總線寬度為36位235.7.4 Pentium CPUl非固定長度指令格式，9種尋址方式，191條指令，兼具有RISC和CISC特性，不過我們還是將其看成CISClSL電源管理技術l提供了更加靈活的存儲器尋址結構，可以支持傳統(tǒng)的4k大小的頁面，也可以支持4M大小的頁面l動態(tài)轉移預測技術lPentium結構圖lMESI（Modified Exclu

10、sion Share Invalid）lBTB（Branch Target Buffer）lTLB（Translation Lookaside Buffer）24255.8 RISC CPUl特點l（采用流水線技術）l簡單而統(tǒng)一格式的指令譯碼；l大部分指令可以單周期執(zhí)行l(wèi)只有LOAD/STORE可以訪問存儲器l簡單的尋址方式l采用延遲轉移技術l采用LOAD延遲技術l三地址指令格式l較多的寄存器l對稱的指令格式l其他。（見書）265.8 RISC CPUl實例 MC88110lCPU結構框圖（見下圖）l12個執(zhí)行功能部件l3個Cache（指令，數(shù)據(jù)和目標指令）l兩個寄存器堆（通用寄存器堆、擴展寄

11、存器堆）l六條80位寬的內部總線27MC88110 CPU結構框圖結構框圖28MC88110的指令流水線的指令流水線l超標量流水線CPUlF&D：取指和譯碼段需要一個時鐘周期，lEX：執(zhí)行段，大都只需要一個時鐘周期，lWB：寫回段，只需要時鐘周期的一半l采用了直接通路（Forwarding）技術F&DEXWB29l指令動態(tài)調度策略l按序發(fā)射l取兩條指令，配對發(fā)送，一個周期可以有兩條指令執(zhí)行完畢l如下圖：30l第一條指令由于資源相關或數(shù)據(jù)相關,則這兩條指令都不發(fā)射l若第一條指令能發(fā)射,第二條不能發(fā)射,只發(fā)射第1條指令到EX段,第二條指令等待并新取一條指令與之配對等待發(fā)射315.8 RISC CP

12、Ul幾個問題：l怎樣判斷能否發(fā)射呢?l可以采用計分牌的方法l如何保證按序完成？lFIFO指令隊列l(wèi)如何對待控制相關（轉移指令）？l采用延遲轉移法和目標指令cache法325.8 RISC CPUl計分牌：l計分牌是一個位向量、每一位對應寄存器堆中的一個寄存器。l指令發(fā)射時，目的寄存器在計分牌中相應位為1；寫回后清0l判斷指令可否發(fā)射的條件是：l該指令的所有目的寄存器、源寄存器在向量位中對應的位都為0l否則，等待這些位清除335.8 RISC CPUlFIFO隊列l(wèi)FIFO隊列稱為歷史緩沖器，每當一條指令發(fā)射后，副本傳入FIFO隊列隊尾l只有當前面的指令執(zhí)行完畢，才到達隊首，l執(zhí)行完畢后，離開隊

13、列345.8 RISC CPUl延遲轉移法l可選l如果采用延遲轉移選項，則轉移指令后的轉移延遲時間內指令被發(fā)射l否則，指令照常發(fā)送l指令Cache（TIC）法l是一個32位的全相聯(lián)Cache，用來保存轉移路徑的前兩條指令355.8 RISC CPUl例5 超標量流水線結構如下365.8 RISC CPUI1LDA R1,AI2ADDR2,R1I3ADDR3,R4I4MULR4,R5I5LDAR6,BI6MULR6,R7l畫出按序完成各段推進情況圖l畫出按序完成流水線時空圖RAWWARWAW375.8 RISC CPUI6385.8 RISC CPU395.9 多媒體多媒體 CPUl多媒體概念l

14、指利用計算機來綜合、集成地處理文字、圖形、圖象、聲音、視頻、動畫等媒體，從而形成的一種全新的信息傳播和處理的計算機技術。主要特征：l信息表示的數(shù)字化l處理的集成性l系統(tǒng)的交互性405.9 多媒體多媒體 CPUl主要技術問題l壓縮和解壓縮技術l靜態(tài)640*480的256色圖象約占640*480*1B=307200B300K640*480的24Bit彩色圖象約占640*480B*3=921600B=900Kl動態(tài)每秒鐘30楨（播放256色）則每秒鐘處理300K*30=9M，而ISA總線的傳輸率只有5MBPSl結論：多媒體信息量大，給信息處理和傳輸帶來了困難415.9 多媒體多媒體 CPUl解決方法

15、：壓縮技術JPEG（Joint Photographic Experts GroupMPEG（Moving Picture group）軟件技術多媒體OS多媒體處理軟件硬件技術MMX（多媒體擴展技術）動態(tài)執(zhí)行技術425.9 多媒體多媒體 CPUlMMX（多媒體擴展技術）lMMX是Intel為增強處理器的多媒體能力而提出的解決方案，它是57個多媒體指令集合。這些指令是為高效地處理視頻、聲音和圖形數(shù)據(jù)而專門設計的lIntel使用SIMD(單指令流，多數(shù)據(jù)流)過程來實現(xiàn)這些多媒體指令。435.9 多媒體多媒體 CPUl多媒體和通信應用中經常使用重復運行的循環(huán)，這些循環(huán)只占程序代碼的10%或更少，卻要

16、占用多達90%的執(zhí)行時間。lSIMD允許一條指令在多個數(shù)據(jù)上進行相同的操作。由于循環(huán)是打亂CPU內部流水線，降低CPU執(zhí)行效率的一個重要因素，lMMX指令，減少了循環(huán)，能大大提高原來存在大量計算性循環(huán)的視頻、聲音和圖象等多媒體應用的性能。445.9 多媒體多媒體 CPUlMMX指令處理的數(shù)據(jù)類型稱作分組數(shù)據(jù)(packet data)，每個分組數(shù)據(jù)總是64位的。l8個字節(jié)l4個16位字l2個32位雙字l一個64位數(shù)據(jù)455.9 多媒體多媒體 CPUlMMX一次可以計算64位數(shù)據(jù)，而Intel處理器上的通用寄存器是32位的，因此它借用浮點運算器80位的寄存器來存放數(shù)據(jù)。l雖然借用了浮運算器的寄存器

17、，但數(shù)據(jù)的處理或運算并不是在浮點運算器中進行，而是在專門的整數(shù)處理單元中進行。l8個80位的浮點數(shù)據(jù)寄存器，在進行浮點運算的時候ST0ST7l在進行MMX運算的時候，MM0MM1l從總體上說，MMX指令屬于整數(shù)指令。（但是這個整數(shù)指令可以處理圖像、圖形、音頻、通訊、信號處理等其他功能）465.9 多媒體多媒體 CPUlMMX指令的先進性體現(xiàn)在以下五個方lSIMD結構 l飽和運算方式 l積和運算方式l比較指令l轉換指令475.9 多媒體多媒體 CPUlSIMD結構：l利用CPU64的帶寬，一次可以并行處理8個8位數(shù)據(jù)，或4個16位數(shù)據(jù)等l飽和運算：l在運算結果最大值，按最大值計算l運算結果byt

18、e,dword-word525.9 多媒體多媒體 CPUl下面以PACKSSDW來說明：l將64位有符號源操作、和64位有符號目的操作數(shù)，緊縮成64位有符號數(shù)。l帶有飽和操作，如果超出范圍，則為FFFFHl轉換指令廣泛用于矩陣的行列轉換 535.9 多媒體多媒體 CPUl解緊縮指令lPUNPCKHBW,WD,DQl交錯放置兩數(shù)的高位lbyte-word,word-dword,dword-qwordlPUNPCKLBW,WD,DQl交錯放置兩數(shù)的低位lbyte-word,word-dword,dword-qword 545.9 多媒體多媒體 CPUl由于使用了浮點數(shù)寄存器，Intel的Penti

19、um MMX在切換執(zhí)行浮點指令和MMX指令之間有一個狀態(tài)轉換過程，該過程大約要50個時鐘周期。因此如果大量混用MMX指令和浮點指令，會降低CPU的執(zhí)行效率。555.9 多媒體多媒體 CPUl動態(tài)執(zhí)行技術l通過預測程序流來調整指令的執(zhí)行，分析程序的數(shù)據(jù)流來選擇指令執(zhí)行的最佳順序l涉及數(shù)據(jù)相關性、指令調度法、轉移預測法、指令的發(fā)射順序和完成順序等流水技術l適合MMX指令的加速執(zhí)行 l實現(xiàn)的關鍵技術：l取消“取指”、“執(zhí)行”的時間順序，采用指令緩沖池l允許執(zhí)行單元在一個較大的范圍內調遣和執(zhí)行可以譯碼過的指令返回56核心結構示意圖看下圖核心結構示意圖看下圖返回57l取指/譯碼單元：l從指令cache取

20、指，l3個并行譯碼IDl調遣/執(zhí)行單元：l從數(shù)據(jù)cache接受數(shù)據(jù)流，依數(shù)據(jù)和資源的相關性規(guī)劃微操作的執(zhí)行，并暫存推測執(zhí)行的結果。l回收單元：l找出那些已被執(zhí)行完的微操作，并按原始順序對它們重新排序，按原順序逐個回收。5.9 多媒體多媒體 CPU返回58第五章小結第五章小結lCPU是計算機的中央處理部件，具有指令控制、操作控制、時間控制、數(shù)據(jù)加工等基本功能。早期的CPU由運算器和控制器兩大部分組成。隨著高密度集成電路技術的發(fā)展，當今的CPU芯片變成運算器、cache和控制器三大部分，其中還包括浮點運算器、存儲管理部件等。lCPU中至少要有如下六類寄存器：指令寄存器、程序計數(shù)器、地址寄存器、數(shù)據(jù)

21、緩沖寄存器、通用寄存器、狀態(tài)條件寄存器。CPU從存儲器取出一條指令并執(zhí)行這條指令的時間和稱為指令周期。CISC中，由于各種指令的操作功能不同，各種指令的指令周期是不盡相同的。劃分指令周期，是設計操作控制器的重要依據(jù)。返回59第五章小結第五章小結lRISC中，由于流水執(zhí)行，大部分指令在一個機器周期完成。時序信號產生器提供CPU周期（也稱機器周期）所需的時序信號。操作控制器利用這些時序信號進行定時，有條不紊地取出一條指令并執(zhí)行這條指令。l微程序設計技術是利用軟件方法設計操作控制器的一門技術，具有規(guī)整性、靈活性、可維護性等一系列優(yōu)點，因而在計算機設計中得到了廣泛應用。但是隨著ULSI技術的發(fā)展和對機器速度的要求，硬連線邏輯設計思想又得到了重視