教學大綱-FPGA及硬件描述語言

1、FPGA與硬件描述語言教學大綱課程名稱：FPGA與硬件描述語言英文名稱 ： FPGA and hardware description language課程類別：實踐教學課課程編號：學 分：4學 時：68課程簡介：FPGAf硬件描述語言該課程主要講授數(shù)字邏輯電路的基本知識、基本理論 和基本分析、設(shè)計方法，并利用現(xiàn)代EDAJ術(shù)的verilog和Multisim 進行數(shù)字 邏輯電路分析與設(shè)計，它起到由專業(yè)基礎(chǔ)課向?qū)I(yè)課過渡的承上啟下的作用。 本課程的教學任務(wù)是通過本課程的理論學習，使學生掌握有關(guān)數(shù)字邏輯的基本 理論，熟悉數(shù)字邏輯電路基本器件的電路結(jié)構(gòu)、功能和使用方法，掌握數(shù)字邏 輯電路的分析方法和

2、設(shè)計方法。通過課堂教學演示環(huán)節(jié)及課程設(shè)計，使學生掌 握利用Verilog和ED具進行數(shù)字邏輯電路設(shè)計的方法.課程內(nèi)容：1 .概論：EDAS計方法以及FPGA/CPLD1點2 .層次建模的概念3 .基本概念4 .模塊和端口5 .門級建模6 .數(shù)據(jù)流建模7 .行為級建模8 .任務(wù)與函數(shù)9 .實用建模技術(shù)10 .時序和延遲11 .開關(guān)級建模12 .用戶自定義原語先修課程：C語言程序設(shè)計、數(shù)字邏輯電路適用專業(yè)：電子信息技術(shù)教材（暫定）：Verilog HDL數(shù)字設(shè)計與綜合 作者：（美）Sanir Palnitkar,譯者：M 宇聞 胡燕祥 刁嵐松電子工業(yè)出版社參考教材 ：1、 Verilog HDL

3、數(shù)字設(shè)計與綜合（第二版） ，電子工業(yè)出版社夏宇聞2、電子工程師創(chuàng)新設(shè)計必備寶典系列之 FPGA開發(fā)全攻略，張國斌3、 Verilong 數(shù)字系統(tǒng)設(shè)計教程 ，北航出版社夏宇聞開課學院 ：信息技術(shù)學院具體課程內(nèi)容與安排第一章 概述第一節(jié) 課程介紹第二節(jié) 學習重點及學習方法第三節(jié)EDA技術(shù)及發(fā)展與實現(xiàn)目標第四節(jié) 硬件描述語言及IEEE標準第五節(jié)EDA設(shè)計流程及優(yōu)點第六節(jié)常用EDAX具第七節(jié)電子設(shè)計自動化系統(tǒng)軟件與器件第八節(jié)數(shù)字系統(tǒng)設(shè)計方法第九節(jié)九節(jié)FPGA/CPLD的特點及發(fā)展（一）采用多媒體，講解與演示相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：【重點掌握】：FPGA/CPL購優(yōu)缺點，采用硬件描述語言（V

4、erilog HDL）的設(shè)計 流程。【掌握】：EDA設(shè)計流程方法及數(shù)字系統(tǒng)設(shè)計方法的比較和優(yōu)點，自頂向下的設(shè)計方法；【了解】：EDAT具的發(fā)展以及特點，【一般了解】：EDAK術(shù)及發(fā)展第二章 層次建模的概念第一節(jié)自底向上和自頂向下設(shè)計方法第二節(jié)模塊的基本概念第三節(jié)四種不同的描述方式第四節(jié)邏輯仿真的構(gòu)成（一）采用多媒體，講解與演示相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：【重點掌握】：數(shù)字電路自頂向下設(shè)計方法以及模塊相關(guān)內(nèi)容的學習；【難點】 ：自頂向下以及自底向上的設(shè)計思路；第三章 verilog 基本概念第一節(jié)模塊的結(jié)構(gòu)第二節(jié)數(shù)據(jù)類型及其常量和變量第三節(jié)運算符及表達式（一）采用多媒體，講解與演示相結(jié)合

5、（二）內(nèi)容及基本要求主要內(nèi)容：verilog 基本語法和結(jié)構(gòu)：基本語法和概念以及詞法約定：各種數(shù)據(jù)類型：系統(tǒng)任務(wù)和編譯指令：各類寄存器數(shù)據(jù)類型第四章 模塊和端口第四節(jié)模塊第五節(jié)端口列表第六節(jié)端口聲明第四節(jié)端口連接規(guī)則第七節(jié)端口與外部信號的連接第八節(jié)層次命名（一）采用多媒體，講解與實驗相結(jié)合 （二）內(nèi)容及基本要求主要內(nèi)容：verilog 的模塊定義、組成部分以及端口列表以及聲明和端口連： verilog 標示符的層次引用：模塊各部分的定義和應(yīng)用：端口連接的命名規(guī)則第五章 門級建模第一節(jié)門的類型第二節(jié)門延遲（一）采用多媒體，講解與實驗相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：verilog 如何用門級對

6、實際電路做硬件電路建?！局攸c掌握】：門的類型與延遲，門級建模的具體設(shè)計電路【掌握】：上升、下降和關(guān)斷延遲以及最小 / 典型 /最大延遲【難點】：門級建模的具體電路實現(xiàn)第六章 數(shù)據(jù)流建模第一節(jié)連續(xù)賦值語句assign第二節(jié)延遲第三節(jié)表達式、操作符和操作數(shù)第四節(jié)操作符類型（一）采用多媒體，講解與演示相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：連續(xù)賦值語句以及使用數(shù)據(jù)流結(jié)構(gòu)對實際電路的數(shù)字電路建模?！局攸c掌握】：連續(xù)賦值的定義及應(yīng)用；操作符的類型【掌握】：延遲的概念和應(yīng)用【難點】：用數(shù)據(jù)流語句設(shè)計電路，掌握門級建模與數(shù)據(jù)流建模的區(qū)別第七章 行為級建模第一節(jié)結(jié)構(gòu)化過程語句第二節(jié)過程賦值語句第三節(jié)條件語句第四節(jié)

7、多路分支語句第五節(jié)循環(huán)語句第六節(jié)順序塊和并行塊第七節(jié)生成塊（一）采用多媒體，講解與實驗相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：行為級建模的語法以及結(jié)構(gòu)【重點掌握】： 在實際電路中進行行為級建模以及時序控制機制【掌握】 ：行為級建模的語法和語句，always、 initial ，阻塞和非阻塞以及 過程性賦值語句?！倦y點】 ：行為級建模的具體實現(xiàn)第八章 結(jié)構(gòu)語句、系統(tǒng)任務(wù)、函數(shù)語句和顯示系統(tǒng)任務(wù)第一節(jié)結(jié)構(gòu)說明語句第二節(jié)任務(wù)和函數(shù)語句第三節(jié)其他任務(wù)和函數(shù)語句（一）采用多媒體，講解與演示相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：任務(wù)與函數(shù)的定義區(qū)別以及應(yīng)用【重點掌握】：任務(wù)和函數(shù)語句的使用【掌握】：模塊、任務(wù)、

8、函數(shù)和命名塊定義和聯(lián)系，任務(wù)與函數(shù)所需要的條件?！倦y點】：任務(wù)和函數(shù)語句的使用第九章 實用建模技術(shù)第一節(jié)過程連續(xù)賦值第二節(jié)改寫（覆蓋）參數(shù)第三節(jié)條件編譯和執(zhí)行第四節(jié)時間尺度第五節(jié)常用的系統(tǒng)任務(wù)（一）采用多媒體，講解與演示相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：【重點掌握】： assign deassign force 和 release 的定義和使用【掌握】：在模塊調(diào)用時用defparam 語句重新定義參數(shù)值【了解】：認識和理解系統(tǒng)任務(wù)，如文件輸出、顯示層次、選通顯示、隨機數(shù)生成、存儲器初始化和值變轉(zhuǎn)儲等系統(tǒng)任務(wù)【一般了解】：【難點】 ： 條件編譯和verilog 描述部件的執(zhí)行。第十章 時序和延

9、遲第一節(jié) 延遲模型第二節(jié) 路徑延遲建模第三節(jié) 時序檢查第四節(jié) 延遲反標注（一）采用多媒體，講解與演示相結(jié)合（二）內(nèi)容及基本要求主要內(nèi)容：【重點掌握】：如何在仿真過程中用specify 塊設(shè)置路徑延遲【掌握】：延遲模型的類型和定義【了解】：時序檢查定義系統(tǒng)任務(wù)【一般了解】：延遲反標注【難點】：路徑延遲建模的連接第十一章開關(guān)級建模第一節(jié)：開關(guān)級建模元件主要內(nèi)容：開關(guān)級建模的基本知識【一般了解】：僅作大概了解【難點】 ：第十二章用戶自定義原語第一節(jié)：UDP勺基本知識第二節(jié)：表示組合邏輯的UDP第三節(jié)：表示時序邏輯的UDP第四節(jié)：UDPS中的縮寫符號第五節(jié)：UD%計指南主要內(nèi)容：【重點掌握】編寫時序和

10、組合邏輯UDP：【難點】：UD股計的原則以及與門級建模的區(qū)別第十三章編程語言接口第一節(jié)：PLI 的使用第二節(jié)：PLI 任務(wù)的連接和調(diào)用第三節(jié)：內(nèi)部數(shù)據(jù)表示第四節(jié)：PLI 庫子程序主要內(nèi)容：【重點掌握】：如何在仿真中使用任務(wù)和函數(shù)【難點】 ：用戶如何創(chuàng)建自定義系統(tǒng)任務(wù)和函數(shù)，第十四章使用 vrilog 進行邏輯綜合第一節(jié)：什么是邏輯綜合第二節(jié)：邏輯綜合對數(shù)字設(shè)計行業(yè)的影響第三節(jié)：verilogHDL 綜合第四節(jié)：邏輯綜合流程第五節(jié)：門級網(wǎng)表的驗證第六節(jié)：邏輯綜合建模技巧第七節(jié)：時序電路綜合舉例主要內(nèi)容：了解邏輯綜合的方法和問題?！玖私狻浚哼壿嬀C合編寫RTL的技巧【一般了解】：邏輯綜合的概念和優(yōu)點【重點掌握】：可綜合的結(jié)構(gòu)和操作符以及邏輯綜合的最佳門級網(wǎng)表分隔技術(shù)【難點】 ：使用邏輯綜合進行組合電路和時序電路的設(shè)計三、課程考核（一）基本要求及比例：考試是對學生掌握知識水平的檢驗，重點