加減法運(yùn)算電路計(jì)算

1、遼 寧 工 業(yè) 大 學(xué) 數(shù)字系統(tǒng)綜合實(shí)驗(yàn) 課程設(shè)計(jì)（論文）題目： 加/減法運(yùn)算電路計(jì)算 院（系）： 電子與信息工程學(xué)院 專業(yè)班級： * 學(xué) 號： *3 學(xué)生姓名： * 指導(dǎo)教師： * 教師職稱： * 起止時間：2011.12.122011.12.26 課程設(shè)計(jì)（論文）任務(wù)及評語院（系）：電子與信息工程學(xué)院 教研室：通信工程學(xué) 號 090405003學(xué)生姓名 寇迪專業(yè)班級通信091課程設(shè)計(jì)（論 文）題 目 加/減法運(yùn)算電路設(shè)計(jì)課程設(shè)計(jì)（論文）任務(wù)設(shè)計(jì)一個加/減法運(yùn)算電路，當(dāng)控制信號M=0時將兩個無符號的16位二進(jìn)制數(shù)相加，而M=1時將兩個無符號的16位二進(jìn)制數(shù)相減，并用MAX+PLUS驗(yàn)證設(shè)計(jì)的

2、正確性。設(shè)計(jì)要求：1熟練掌握組合邏輯電路的設(shè)計(jì)思路和方法；2熟練掌握MAX+PLUS原理圖輸入方法；3熟練掌握MAX+PLUS仿真方法并對設(shè)計(jì)進(jìn)行仿真驗(yàn)證，直至得出正確的設(shè)計(jì)方案；4熟練掌握MAX+PLUS編程下載方法并利用EDA實(shí)驗(yàn)箱驗(yàn)證設(shè)計(jì)的正確性；5熟練掌握加法器及減法器的設(shè)計(jì)方法。報(bào)告要求：1能夠?qū)υ砑霸O(shè)計(jì)方案進(jìn)行適當(dāng)?shù)恼f明；2按照給定的模板要求完成設(shè)計(jì)報(bào)告。指導(dǎo)教師評語及成績平時成績（20%）： 論文成績（50%）： 答辯成績（30%）： 總成績 ： 指導(dǎo)教師簽字： 學(xué)生簽字： 年 月 日10 / 14目錄1.結(jié)構(gòu)設(shè)計(jì)與方案選擇11.1實(shí)驗(yàn)原理11.2電路方案原理方框圖11.3電路

3、原理圖21.4電路設(shè)計(jì)42.MAX+PLUS對原理圖仿真43.管腳的重新分配與編程下載54.實(shí)驗(yàn)箱的驗(yàn)證65.實(shí)驗(yàn)結(jié)論8參考文獻(xiàn)9設(shè)計(jì)目的與任務(wù)1熟練掌握組合邏輯電路的設(shè)計(jì)思路和方法；2熟練掌握MAX+PLUS原理圖輸入方法；3熟練掌握MAX+PLUS仿真方法并對設(shè)計(jì)進(jìn)行仿真驗(yàn)證，直至得出正確的設(shè)計(jì)方案；4熟練掌握MAX+PLUS編程下載方法并利用EDA實(shí)驗(yàn)箱驗(yàn)證設(shè)計(jì)的正確性；5熟練掌握加法器及減法器的設(shè)計(jì)方法。 設(shè)計(jì)一個加/減法運(yùn)算電路，當(dāng)控制信號M=0時將兩個無符號的16位二進(jìn)制數(shù)相加，而M=1時將兩個無符號的8位二進(jìn)制數(shù)相減，并用MAX+PLUS驗(yàn)證設(shè)計(jì)的正確性。1.結(jié)構(gòu)設(shè)計(jì)與方案選擇1

4、.1實(shí)驗(yàn)原理 一、加法運(yùn)算基本原理 加法運(yùn)算可以根據(jù)超前進(jìn)位加法器74LS283直接相加。 二、減法運(yùn)算基本原理 在計(jì)算機(jī)中，為了減少硬件復(fù)雜性，減法基本是通過加法運(yùn)算來實(shí)現(xiàn)的。這首先要求求出減少的反碼（即把該數(shù)各位上的0變成1，1變成0）。再在結(jié)果上加1得到補(bǔ)碼，然后加到被減數(shù)上即可。例如兩個四位二進(jìn)制數(shù)相減1100-0101 被減數(shù) 1100 減數(shù)的補(bǔ)碼 + 1011 _ 10111略去此進(jìn)位 略去進(jìn)位 結(jié)果是0111 三、求二進(jìn)制反碼電路 二進(jìn)制反碼可以通過異或來實(shí)現(xiàn)，A0=-A，A1=A，為了滿足倆個輸入是16位二進(jìn)制相加減，我們這里選用4個74LS283昨?yàn)榧臃ㄆ饕约?6個異或。通過

5、這些器件使減法變成加法。 1.2電路方案原理方框圖 加法運(yùn)算 電路 顯示計(jì)算 置數(shù) 結(jié)果 減法運(yùn)算 電路圖1.1 二進(jìn)制加減法運(yùn)算電路原理圖 如圖所示，第一步，先置入倆個16位的二進(jìn)制數(shù)。第二步，通過M控制想加減，當(dāng)M=0時，倆個十六位的數(shù)想加，進(jìn)入加法運(yùn)算電路，當(dāng)M=1時，則兩數(shù)相減，進(jìn)入加法運(yùn)算電路。第三步在試驗(yàn)箱的彩燈上顯示結(jié)果。1.3電路原理圖圖1.2 MAX+PLUS原理圖 用74LS283作為操作芯片，然后將倆個16位的二進(jìn)制數(shù)a1-a16b1-b16加上一個控制加減的M作為輸入,輸出為16位的y1-y16.四個異或控制減數(shù)。當(dāng)M=0時，電路執(zhí)行加法運(yùn)算，異或門輸出與輸入數(shù)據(jù)相同，

6、當(dāng)M=1,電路執(zhí)行減法運(yùn)算，異或門的輸出是輸出的反碼。最后，將倆輸入的16位的數(shù)據(jù)相加或相減得出結(jié)果，在做減法運(yùn)算時候要注意，當(dāng)ab時，對其輸出結(jié)果CO要注意，CO=1略去，當(dāng)ab時，對其輸出結(jié)果CO=0，表示有錯位，也就是說輸出的結(jié)果y為負(fù)數(shù)。咱門這里用的是多為加法器，相加時每一位是帶進(jìn)位想加的，因而必須使用全加器，只要依次將低位全加器的進(jìn)位輸出端CO接到高位的全加器的進(jìn)位輸入端CI，就可以構(gòu)成多位加法器了。 開始時候考慮選用的事741LS183，不過這種加法器運(yùn)算速度慢，在最不利的情況下，做依次加法運(yùn)算需要經(jīng)過幾個全加器的傳輸延遲時間（從輸入加數(shù)到輸出狀態(tài)穩(wěn)定建立起來所需的時間）才能得到穩(wěn)

7、定可靠的運(yùn)算結(jié)果。 加減運(yùn)算電路主要由加法運(yùn)算電路和減法運(yùn)算電路這兩個功能電路組成。所以我對這兩種電路進(jìn)行分析和比較，以求用最簡單的方式來達(dá)到我設(shè)計(jì)的目標(biāo)。 查閱了教材上資料后，一般構(gòu)成加法運(yùn)算電路主要由集成4位超前進(jìn)位加法器74LS283實(shí)現(xiàn)。這個芯片可以進(jìn)行兩個4位2進(jìn)制數(shù)的全加，符合我此次課程設(shè)計(jì)的要求，所以就采用它來完成我的電路功能。 為了提高運(yùn)算速度，必須設(shè)計(jì)減小由于進(jìn)位信號逐級傳遞所消耗的時間，那么就選擇了74LS283通過邏輯電路事先得出每位全加器的進(jìn)位輸入信號，而無需再從最低位開始像高位逐位傳遞信號了，這就有效提高了速度。 圖1.3 74LS283芯片 圖1.4 74LS183

8、芯片通過分析以上的加法和減法功能電路可以知道，加法和減法運(yùn)算都可用74LS283超前進(jìn)位加法器實(shí)現(xiàn)。主要差別在加法運(yùn)算需要1塊74LS283芯片，而減法運(yùn)算則需要加另一塊 異或門芯片。減法運(yùn)算的時候需要輸入的數(shù)據(jù)是被減數(shù)，減數(shù)的反碼并加1。而加法運(yùn)算的時候都只需要輸入數(shù)據(jù)的原碼。還有就是在輸出方式上的不同，加法運(yùn)算在一片283的輸出上就可得到結(jié)果，減法運(yùn)算則需要被減數(shù)取反最后才能得到結(jié)果。所以我想以減法運(yùn)算電路為原型進(jìn)行改進(jìn)，將加法和減法這兩個功能運(yùn)算電路整合到一個電路上來，通過開關(guān)整合數(shù)據(jù)的輸入方式來切換運(yùn)算模式，并講結(jié)果輸出整合到統(tǒng)一的輸出端。1.4電路設(shè)計(jì) 當(dāng)進(jìn)行加法計(jì)算的時候，計(jì)算結(jié)果

9、在第一片283芯片就輸出了（即只需4片LS283）。而進(jìn)行減法運(yùn)算的時候需要在第二片283上輸出結(jié)果，當(dāng)進(jìn)行小數(shù)減大數(shù)的時候，第一片283輸出的結(jié)果只是最后運(yùn)算結(jié)果的補(bǔ)碼。 所以要使用統(tǒng)一的輸出端，必須要對輸出端進(jìn)行整合，運(yùn)算加法的時候輸出加法的結(jié)果，減法的時候輸出減法的結(jié)果。 在非門后加入一個與門，取加減運(yùn)算開關(guān)的信號作為控制信號，進(jìn)行加法運(yùn)算時，控制信號為0電平，與門輸出恒為0電平，讓第一片283的輸出經(jīng)過異或門后輸出不改變，從而第二片283輸出的結(jié)果與第一片的結(jié)果相同。當(dāng)進(jìn)行減法運(yùn)算時，控制信號為1電平，與門導(dǎo)通，電路變換為減法的運(yùn)算電路?？梢栽贏、B端輸入被加數(shù)和加數(shù)（被減數(shù)和減數(shù)），

10、通過加減法切換開關(guān)切換加法運(yùn)算和減法運(yùn)算。在同一的輸出端顯示計(jì)算結(jié)果。此次設(shè)計(jì)的電路圖是以減法運(yùn)算電路圖為原型改進(jìn)而成，使電路不僅能進(jìn)行減法運(yùn)算還能正確的進(jìn)行加法運(yùn)算，并且在一個輸出上得到計(jì)算結(jié)果。2.MAX+PLUS對原理圖仿真為了驗(yàn)證試驗(yàn)原來的正確性，設(shè)計(jì)的電路就得順利的通過編譯，在電路不復(fù)雜的情況下，對芯片進(jìn)行編程下載，測試硬件。圖2.1 仿真圖 仿真設(shè)的是a1-a4都為1，b3為1的一個簡單仿真，加法時候是m=0段，仿真結(jié)果為y1=1，y2=1，y3=0，y4=0，y5=1。減法的時候是在m=1段，仿真結(jié)果為y1=1，y2=1，y3=0,y4=1，所以仿真結(jié)果與所設(shè)計(jì)的電路要求相同，仿

11、真結(jié)果正確，就可以進(jìn)行下面任務(wù)艱巨的連接實(shí)驗(yàn)箱。3.管腳的重新分配與編程下載為了與試驗(yàn)箱相連的方便，我們對管腳進(jìn)行了從新的分配。連接成功以后進(jìn)行編程正常以后就可以硬件來試驗(yàn)。 圖3.1 管腳的分配4.實(shí)驗(yàn)箱的驗(yàn)證 在之前一切結(jié)果正確無誤時，連接試驗(yàn)箱驗(yàn)證結(jié)論。因?yàn)榉抡娴臅r候，后8位我設(shè)為0，在連接的時候我只連接了8位去驗(yàn)證，通過開關(guān)控制是0還是1，輸出方面則看彩燈的亮與不亮。安裝管腳的分配直接連接試驗(yàn)箱。 圖4.1 加法驗(yàn)證圖圖4.2減法驗(yàn)證圖5.實(shí)驗(yàn)結(jié)論 本次課程設(shè)計(jì)主要針對二進(jìn)制的加減法進(jìn)行了研究。首先在設(shè)計(jì)原理時先考慮的74LS183芯片，但計(jì)算過于緩慢，雖然可以準(zhǔn)確的計(jì)算出結(jié)果，后來經(jīng)過研究選用了74LS283，處理了多位加法器上進(jìn)位輸出端與高位全加器的輸入連接。為了減少硬件復(fù)雜性，減法基本是通過加法運(yùn)算來實(shí)現(xiàn)的。這首先要求求出減少的，再在結(jié)果上加1得到補(bǔ)碼，然后加到被減數(shù)上即可，方便相減。有效的提供了兩個十六位二進(jìn)制相加減，保證輸出正確。仿真與事業(yè)箱連接按照要求一一連接，再觀察現(xiàn)象中發(fā)現(xiàn)我所設(shè)計(jì)的加減法能夠順利運(yùn)行，成功完成了本次設(shè)計(jì)。 參考文獻(xiàn) 1 閻石.組合邏輯電路.數(shù)字電子技術(shù)基礎(chǔ). 高等教育出版社.2006 2 遼寧工業(yè)大學(xué)電子信息工程教研室.組合邏輯電路.東北