EDA課程設(shè)計(jì)+數(shù)字鐘課程設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上淮陰工學(xué)院EDA課程設(shè)計(jì)報(bào)告題目： 數(shù)字鐘課程設(shè)計(jì) 系 （院）: 計(jì)算機(jī)工程學(xué)院 專 業(yè)： 計(jì)算機(jī)(嵌入式系統(tǒng)軟件設(shè)計(jì)) 班 級(jí)： 計(jì)算機(jī)107*班 學(xué) 號(hào)： * 姓 名： * 指導(dǎo)教師： * 學(xué)年學(xué)期: 2009 2010 學(xué)年 第 1 學(xué)期2009年12月 18 日設(shè)計(jì)任務(wù)書課題名稱數(shù)字鐘設(shè)計(jì)實(shí)驗(yàn)設(shè)計(jì)目的1. 掌握VHDL的編程方法，掌握數(shù)字鐘設(shè)計(jì)原理；2. 通過課程設(shè)計(jì)，要掌握使用EDA工具設(shè)計(jì)方法，包括圖形設(shè)計(jì)輸入、編譯、軟件仿真、下載和硬件仿真等全過程。3. 綜合運(yùn)用專業(yè)及基礎(chǔ)知識(shí)，解決實(shí)際工程技術(shù)問題的能力；4. 學(xué)習(xí)資料的收集與整理，學(xué)會(huì)撰寫課程設(shè)計(jì)報(bào)告

2、。實(shí)驗(yàn)環(huán)境1. 微型電子計(jì)算機(jī)（PC）；2. 安裝Windows XP以上操作系統(tǒng)，Quartus II 6.0及等開發(fā)工具。任務(wù)要求1. 使用集成開發(fā)軟件Quartus II 6.0的使用及設(shè)計(jì)過程，熟悉EDA設(shè)計(jì)方法，掌握?qǐng)D形設(shè)計(jì)方法，了解VHDL硬件描述語(yǔ)言，并且要求熟練使用VHDL語(yǔ)言。2. 利用課余時(shí)間去圖書館或上網(wǎng)查閱課題相關(guān)資料，深入理解課題含義及設(shè)計(jì)要求，注意材料收集與整理；3. 在第15周末之前完成預(yù)設(shè)計(jì)，并請(qǐng)指導(dǎo)教師審查，通過后方可進(jìn)行下一步工作；4. 結(jié)束后，及時(shí)提交設(shè)計(jì)報(bào)告（含紙質(zhì)稿、電子稿），要求格式規(guī)范、內(nèi)容完整、結(jié)論正確，正文字?jǐn)?shù)不少于3000字（不含代碼）。工作

3、進(jìn)度計(jì)劃序號(hào)起止日期工 作 內(nèi) 容12009.12.142009.12.14在預(yù)設(shè)計(jì)的基礎(chǔ)上，進(jìn)一步查閱資料，完善設(shè)計(jì)方案。22009.12.142009.12.17設(shè)計(jì)總體方案，構(gòu)建、繪制流程框圖，編寫代碼，上機(jī)調(diào)試。32009.12.172009.12.18測(cè)試程序，完善功能，撰寫設(shè)計(jì)報(bào)告。42009.12.18參加答辯，根據(jù)教師反饋意見，修改、完善設(shè)計(jì)報(bào)告。指導(dǎo)教師（簽章）： 年 月 日 摘要： EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)，IC版圖設(shè)計(jì)技術(shù)、ASIC測(cè)試與封裝技術(shù)、FPGA /CPLD編程下載技術(shù)、自動(dòng)檢測(cè)技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助技術(shù)（CAD

4、）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）、計(jì)算機(jī)輔助工程（CAE）技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長(zhǎng)線技術(shù)理論等等。因此EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)現(xiàn)提供了可能性。在現(xiàn)代技術(shù)的所有領(lǐng)域中，縱觀許多得以飛速發(fā)展的科學(xué)技術(shù)，多為計(jì)算機(jī)輔助設(shè)計(jì)，而非自動(dòng)化設(shè)計(jì)。顯然，最早進(jìn)入設(shè)計(jì)自動(dòng)化的技術(shù)領(lǐng)域之一是電子技術(shù)，這就是為什么電子技術(shù)始終處于所有科學(xué)技術(shù)發(fā)展最前列的原因之一。不難理解，EDA技術(shù)已不是某一學(xué)科的分支，或某種新的技能技術(shù)，應(yīng)該是一門綜合性學(xué)科。它融合多學(xué)科于一體，

5、打破了軟件和硬件間的壁壘，是計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計(jì)技術(shù)合應(yīng)用激活速 的發(fā)展方向。數(shù)字鐘以成為人們常生活中數(shù)字電子鐘一般由振蕩器，分頻器，譯碼器，顯示器等部分組成。數(shù)字鐘的應(yīng)用非常廣泛，應(yīng)用于人家庭以及車站。碼頭。劇場(chǎng)，辦公室等公共場(chǎng)所，給人們的生活，學(xué)習(xí)，工作，娛樂帶來極大的方便，由于數(shù)字集成電路技術(shù)的發(fā)展和采用了先進(jìn)的石英技術(shù)，使數(shù)字鐘具有走時(shí)準(zhǔn)確，性能穩(wěn)定，攜帶方便等特點(diǎn)，它還用于計(jì)時(shí)，自動(dòng)報(bào)時(shí)及自動(dòng)控制等各個(gè)領(lǐng)域。 盡管目前市場(chǎng)上以有現(xiàn)成數(shù)字鐘集成電路芯片，價(jià)格便宜這些都是數(shù)字電路中最基本的，應(yīng)用最廣的電路。數(shù)字電子鐘的基本邏輯功能框圖如

6、下：它是一個(gè)將“時(shí)”，“分”，“秒”顯示于人的視覺器官的計(jì)時(shí)裝置。他的計(jì)時(shí)裝置的周期為24小時(shí)，顯示滿刻度為23時(shí)59分59秒，另外應(yīng)有校時(shí)功能。關(guān)鍵詞： EDA VHDL語(yǔ)言 數(shù)字鐘 計(jì)時(shí)器 目 次1、數(shù)字鐘的綜合概述42、數(shù)字頻率計(jì)的設(shè)計(jì)要求和結(jié)構(gòu)43、數(shù)字鐘模塊設(shè)計(jì)5 3.1 秒計(jì)時(shí)器5 3.2 分計(jì)時(shí)器6 3.3 時(shí)計(jì)時(shí)器6 3.4 星期計(jì)時(shí)器7 3.5 報(bào)時(shí)模塊8 3.6 分頻模塊8 3.7 譯碼模塊94、數(shù)字鐘系統(tǒng)設(shè)計(jì)115、數(shù)字鐘仿真調(diào)試過程13 5.1 秒計(jì)時(shí)器13 5.2 時(shí)計(jì)時(shí)器14 5.3 報(bào)時(shí)模塊14 5.4 系統(tǒng)總調(diào)試14總 結(jié)16致 謝17參考文獻(xiàn)18指導(dǎo)教師評(píng)語(yǔ)1

7、91、數(shù)字鐘的綜合概述人類社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)。信息化社會(huì)的發(fā)展離不開電子信息產(chǎn)品開發(fā)技術(shù)、產(chǎn)品品質(zhì)的提高和進(jìn)步。電子信息產(chǎn)品隨著科學(xué)技術(shù)的進(jìn)步，其電子器件和設(shè)計(jì)方法更新?lián)Q代的速度日新月異。實(shí)現(xiàn)這種進(jìn)步的主要原因就是電子設(shè)計(jì)技術(shù)和電子制造技術(shù)的發(fā)展，其核心就是電子設(shè)計(jì)自動(dòng)化(EDA，Electronics Design Automation)技術(shù)，EDA技術(shù)的發(fā)展和推廣應(yīng)用又極大地推動(dòng)了電子信息產(chǎn)業(yè)的發(fā)展。為保證電子系統(tǒng)設(shè)計(jì)的速度和質(zhì)量，適應(yīng)“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)要求，EDA技術(shù)正逐漸成為不可缺少的一項(xiàng)先進(jìn)技術(shù)和重要工具。目前，在國(guó)內(nèi)電子技術(shù)教學(xué)和產(chǎn)業(yè)界的技術(shù)推廣中已形成“ED

8、A熱”，完全可以說，掌握EDA技術(shù)是電子信息類專業(yè)學(xué)生、工程技術(shù)人員所必備的基本能力和技能。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無機(jī)械裝置，具有更長(zhǎng)的使用壽命，已得到廣泛的使用。數(shù)字鐘的設(shè)計(jì)方法有許多種,例如,可用中小規(guī)模集成電路組成電子鐘；也可以利用專用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘；還可以利用單片機(jī)/FPGA來實(shí)現(xiàn)電子鐘等等。這些方法都各有其特點(diǎn)，其中利用單片機(jī)實(shí)現(xiàn)的電子鐘具有編程靈活，并便于功能的擴(kuò)展。2、 數(shù)字鐘的設(shè)計(jì)要求和結(jié)構(gòu)該數(shù)字鐘可以實(shí)現(xiàn)3個(gè)功能：計(jì)時(shí)功能、整點(diǎn)報(bào)時(shí)功能和重置時(shí)間功能，因

9、此有3個(gè)子模塊：計(jì)時(shí)、報(bào)時(shí)（alarm1）、重置時(shí)間(s1、m1、h1、d1)。其中計(jì)時(shí)模塊有4部分構(gòu)成：秒計(jì)時(shí)器（second1）、分計(jì)時(shí)器(minute1)和時(shí)計(jì)時(shí)器(hour1)       秒計(jì)時(shí)器（second1）是由一個(gè)60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清0、置數(shù)和計(jì)數(shù)功能。其中reset為清0信號(hào)，當(dāng)reset為0時(shí)，秒計(jì)時(shí)器清0；set 為置數(shù)信號(hào)，當(dāng)set為0時(shí)，秒計(jì)時(shí)器置數(shù)，置s1的值。clk為驅(qū)動(dòng)秒計(jì)時(shí)器的時(shí)鐘，sec為秒計(jì)時(shí)器的輸出，ensec為秒計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級(jí)的時(shí)鐘輸入信號(hào)。   

10、   分計(jì)時(shí)器（minute1）是由一個(gè)60進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清0、置數(shù)和計(jì)數(shù)功能。其中reset為清0信號(hào)，當(dāng)reset為0時(shí)，分計(jì)時(shí)器清0；set 為置數(shù)信號(hào)，當(dāng)set為0時(shí)，分計(jì)時(shí)器置數(shù)，置m1的值。 clkm為驅(qū)動(dòng)分計(jì)時(shí)器工作的時(shí)鐘，與ensec相連接；min為分計(jì)時(shí)器的輸出；enmin為分計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級(jí)的時(shí)鐘輸入信號(hào)。      時(shí)計(jì)時(shí)器（hour1）是由一個(gè)24進(jìn)制的計(jì)數(shù)器構(gòu)成的，具有清0、置數(shù)和計(jì)數(shù)功能。其中reset為清0信號(hào)，當(dāng)reset為0時(shí)，時(shí)計(jì)時(shí)器清0；set 為置數(shù)信號(hào)，當(dāng)set

11、為0時(shí)，時(shí)計(jì)時(shí)器置數(shù)，置h1的值。 clkh為驅(qū)動(dòng)時(shí)計(jì)時(shí)器工作的時(shí)鐘，與enmin相連接；hour為時(shí)計(jì)時(shí)器的輸出；enhour為時(shí)計(jì)時(shí)器的進(jìn)位信號(hào)，作為下一級(jí)的時(shí)鐘輸入信號(hào)。        報(bào)時(shí)模塊（alarm1）的功能是當(dāng)整點(diǎn)（將min作為該模塊的輸入信號(hào)，min=00）時(shí)，alarm輸出高電平，并且持續(xù)1分鐘。數(shù)字鐘的工作原理圖如下所示：“EDA課程設(shè)計(jì)論文-數(shù)字鐘-仿真波形”圖13、  數(shù)字鐘模塊設(shè)計(jì)3.1 秒計(jì)時(shí)器（second1）Library ieee;Use ieee.std_l

12、ogic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity second1 isPort(clks, reset:in std_logic; Sec1,sec2:buffer std_logic_vector(3 downto 0); -秒輸出端 Ensec:out std_logic); -秒計(jì)時(shí)器的進(jìn)位，用來驅(qū)動(dòng)分計(jì)時(shí)器End;Architecture a of second1 isBeginProcess(clks,reset)BeginIf reset='0' the

13、n Sec1<="0000" Sec2<="0000"ensec<='0' -對(duì)秒計(jì)時(shí)器清0 Elsif clks'event and clks='1' then if (sec1= "1001" and sec2= "0101") then Sec1<="0000" Sec2<="0000" ensec<='1' -重復(fù)計(jì)數(shù)并產(chǎn)生進(jìn)位 elsif (sec1= "1001&

14、quot;)then Sec1<="0000" Sec2<=sec2+1; ensec<='0' else sec1<=sec1+1; ensec<='0' -以驅(qū)動(dòng)下一級(jí) end if;end if;End process;End;  3.2 分計(jì)時(shí)器（minute1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity minute1 i

15、sPort(clkm, reset:in std_logic; Min1,Min2:buffer std_logic_vector(3 downto 0); -秒輸出端 Enmin:out std_logic); -秒計(jì)時(shí)器的進(jìn)位，用來驅(qū)動(dòng)分計(jì)時(shí)器End;Architecture a of minute1 isBeginProcess(clkm,reset )BeginIf reset='0' then Min1<="0000" Min2<="0000"enmin<='0' -對(duì)計(jì)時(shí)器清0 Elsif c

16、lkm'event and clkm='1' then if (Min1= "1001" and Min2= "0101") then Min1<="0000" Min2<="0000"enmin<='1' -重復(fù)計(jì)數(shù)并產(chǎn)生進(jìn)位 elsif (Min1= "1001")then Min1<="0000" Min2<= Min2+1; enmin<='0' else min1<=m

17、in1+1; enmin<='0' -以驅(qū)動(dòng)下一級(jí) end if;end if;End process;End;  3.3 時(shí)計(jì)時(shí)器（hour1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity hour1 isPort(clkh,reset:in std_logic;End;Architecture a of hour1 isBeginProcess(clkh,reset)BeginIf res

18、et='0' then hou1<="0000" hou2<="0000" -對(duì)時(shí)計(jì)時(shí)器清0Elsif clkh'event and clkh='1' thenif (hou1= "0011" and hou2= "0010") then hou1<="0000" hou2<="0000" -重復(fù)計(jì)數(shù) elsif (hou1= "1001")then hou1<="0000&q

19、uot; hou2<=hou2+1; else hou1<=hou1+1; end if; end if;End process;End; 3.4 星期計(jì)時(shí)器（day1）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity day1 isPort(clkd,set,reset:in std_logic;d1:in std_logic_vector(2 downto 0);   &#

20、160;        置數(shù)端（星期）day:buffer std_logic_vector(2 downto 0);        星期輸出端end;Architecture a of day1 isBeginProcess(clkd,reset,set,d1)   Begin   If reset='0' then day<="000"   

21、               對(duì)星期計(jì)時(shí)器清0    Elsif set='0' then day<=d1;                    對(duì)星期計(jì)時(shí)器置d1的數(shù)    Elsif

22、 clkd'event and clkd='1' thenIf day=6 then day<="000"                 重復(fù)計(jì)數(shù)  Else day<=day+1;End if;End if;End process;End; 3.5 報(bào)時(shí)模塊（alarm1）Library ieee;Use ieee.std_logic_1164.all;Us

23、e ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity alarm1 isPort(reset:in std_logic; Min1,min2:in std_logic_vector(3 downto 0);Alarm:out std_logic); -輸出的報(bào)時(shí)信號(hào)End;Architecture a of alarm1 isBeginAlarm<='0' when min1="0000" and min2="0000" and reset='1&

24、#39; else '1' -當(dāng)分為0且清0 -信號(hào)無效時(shí)，輸出高電平并持續(xù)至分不為0end;3.6 分頻模塊library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jhgjgh isport(clk,reset:in std_logic; q:out std_logic);end jhgjgh;architecture Behavioral of jhgjgh issignal cnt:integer:=0;sign

25、al clks:std_logic:='0'beginprocess(clk,reset)beginif reset = '0' thenclks<= '0'elsif(clk'event and clk='1')then if cnt= then cnt<=0; clks<=not(clks); else cnt<=cnt+1;clks<=clks;end if;end if;end process;q<=clks;end Behavioral;3.7 譯碼模塊Library ieee

26、;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity yima isPort(sec1,sec2,min1,min2,hou1,hou2: in std_logic_vector(3 downto 0); s1,s2,m1,m2,h1,h2:out std_logic_vector(6 downto 0); End;Architecture aaaa of yima isBeginProcess(sec1)Begin Case sec1 is when &

27、quot;0000"=>s1<="" when "0001"=>s1<="" when "0010"=>s1<="" when "0011"=>s1<="" when "0100"=>s1<="" when "0101"=>s1<="" when "0110"=>s1&l

28、t;="" when "0111"=>s1<="" when "1000"=>s1<="" when "1001"=>s1<="" when others=>s1<="XXXXXXX"end case;end process;Process(sec2)Begin Case sec2 is when "0000"=>s2<="" when

29、"0001"=>s2<="" when "0010"=>s2<="" when "0011"=>s2<="" when "0100"=>s2<="" when "0101"=>s2<="" when "0110"=>s2<="" when "0111"=>s2&

30、lt;="" when "1000"=>s2<="" when "1001"=>s2<="" when others=>s2<="XXXXXXX"end case;end process;Process(min1)Begin Case min1 is when "0000"=>m1<="" when "0001"=>m1<="" when

31、 "0010"=>m1<="" when "0011"=>m1<="" when "0100"=>m1<="" when "0101"=>m1<="" when "0110"=>m1<="" when "0111"=>m1<="" when "1000"=>m1

32、<="" when "1001"=>m1<="" when others=>m1<="XXXXXXX"end case;end process;Process(min2)Begin Case min2 is when "0000"=>m2<="" when "0001"=>m2<="" when "0010"=>m2<="" whe

33、n "0011"=>m2<="" when "0100"=>m2<="" when "0101"=>m2<="" when "0110"=>m2<="" when "0111"=>m2<="" when "1000"=>m2<="" when "1001"=>m

34、2<="" when others=>m2<="XXXXXXX"end case;end process;Process(hou1)Begin Case hou1 is when "0000"=>h1<="" when "0001"=>h1<="" when "0010"=>h1<="" when "0011"=>h1<="" wh

35、en "0100"=>h1<="" when "0101"=>h1<="" when "0110"=>h1<="" when "0111"=>h1<="" when "1000"=>h1<="" when "1001"=>h1<="" when others=>h1<=&qu

36、ot;XXXXXXX"end case;end process;Process(hou2)Begin Case hou2 is when "0000"=>h2<="" when "0001"=>h2<="" when "0010"=>h2<="" when "0011"=>h2<="" when "0100"=>h2<="" w

37、hen "0101"=>h2<="" when "0110"=>h2<="" when "0111"=>h2<="" when "1000"=>h2<="" when "1001"=>h2<="" when others=>h2<="XXXXXXX"end case;end process;end;

38、60;                                 4、數(shù)字鐘系統(tǒng)設(shè)計(jì)  將上述5個(gè)程序作為底層文件，存放在同一個(gè)文件夾中，然后按下面的圖將這幾個(gè)文件連接起來，并用元件例化語(yǔ)句編寫頂層文件的程序，如下:“EDA課程設(shè)計(jì)論文-數(shù)字鐘-仿真波形

39、”圖2Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_arith.all;Use ieee.std_logic_unsigned.all;Entity topclock isPort(clk,reset:in std_logic;Alarm:out std_logic;Sec1,sec2,min1,min2,hou1,hou2:buffer std_logic_vector(3 downto 0);s1,s2,m1,m2,h1,h2:out std_logic_vector(6 downto 0);End;Architec

40、ture one of topclock isComponent second1 -秒元件的例化Port(clks,reset: in std_logic; Sec1,sec2:buffer std_logic_vector(3 downto 0); Ensec:out std_logic);End Component;Component minute1 -分元件的例化Port(clkm,reset: in std_logic; min1,min2:buffer std_logic_vector(3 downto 0); Enmin:out std_logic);End Component;C

41、omponent hour1 -時(shí)元件的例化Port(clkh,reset: in std_logic; hou1,hou2:buffer std_logic_vector(3 downto 0);End Component;Component yima -星期元件的例化Port(sec1,sec2,min1,min2,hou1,hou2: in std_logic_vector(3 downto 0);s1,s2,m1,m2,h1,h2:out std_logic_vector(6 downto 0); End Component;Component alarm1 -報(bào)時(shí)元件的例化Port(

42、reset: in std_logic; min1,min2: in std_logic_vector(3 downto 0); alarm:out std_logic);End Component;Component jhgjghport(clk,reset:in std_logic; q:out std_logic);End Component;signal enm,enh,enk:std_logic; -秒分、分時(shí)、時(shí)星期之間的連接信號(hào)beginuo:jhgjgh port map (reset=>reset,clk=>clk,q=>enk);u1:second1 po

43、rt map(reset=>reset,sec1=>sec1, sec2=>sec2,clks=>enk, ensec=>enm);u2:minute1 port map(reset=>reset,min1=>min1, min2=>min2, clkm=>enm,enmin=>enh);u3:hour1 port map(reset=>reset,hou1=>hou1, hou2=>hou2,clkh=>enh);u4:yima port map(sec1=>sec1,sec2=>sec2,min

44、1=>min1,min2=>min2,hou1=>hou1,hou2=>hou2,s1=>s1,s2=>s2,m1=>m1,m2=>m2,h1=>h1,h2=>h2);u5:alarm1 port map(reset=>reset,min1=>min1,min2=>min2,alarm=>alarm);end; 5、數(shù)字鐘程序仿真調(diào)試過程5.1 秒計(jì)時(shí)器（second1）（Endtime為1us）在秒計(jì)時(shí)器的clk輸入一個(gè)周期為5ns的時(shí)鐘信號(hào)；清0端（reset）前面一小段（100ns）為低電平，后

45、面均為高電平；置數(shù)端（set）前面一小段（200ns）為低電平，后面均為高電平；秒重置端（s1）可設(shè)置數(shù)值為50秒，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：“EDA課程設(shè)計(jì)報(bào)告-數(shù)字鐘-仿真波形”圖3 由上述波形可以清楚的看到：當(dāng)清0信號(hào)（reset）無效時(shí)，秒計(jì)時(shí)器置數(shù)，從50秒開始計(jì)數(shù)，到59秒時(shí)回到0，并且從ensec輸出一個(gè)高電平。 5.2 時(shí)計(jì)時(shí)器（hour1）（Endtime為1us）在時(shí)計(jì)時(shí)器的clkh輸入一個(gè)周期為5ns的時(shí)鐘信號(hào)；清0端（reset）前面一小段（100ns）為低電平，后面均為高電平；置數(shù)端（set）前面一小段（200ns）為低電平，后面均為高電

46、平；時(shí)重置端（h1）可設(shè)置數(shù)值為20時(shí)，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：“EDA課程設(shè)計(jì)論文-數(shù)字鐘-仿真波形”圖5由上述波形可以清楚的看到：當(dāng)清0信號(hào)（reset）無效時(shí)，時(shí)計(jì)時(shí)器置數(shù)，從20時(shí)開始計(jì)數(shù)，到23時(shí)回到0，并且從enhour輸出一個(gè)高電平。5.3 報(bào)時(shí)模塊（alarm1） 清0端（reset）前面一小段（200ns）為低電平，后面均為高電平；設(shè)置min的值，使其分別為58分、59分、00分、01分、02分、03分，保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：“EDA課程設(shè)計(jì)論文-數(shù)字鐘-仿真波形”圖7由上述波形可以清楚的看到：alarm在0分時(shí)輸出高電平，并且持續(xù)至min

47、不為0。 5.4  系統(tǒng)總調(diào)試（topclock）（Endtime為10us）       在秒計(jì)時(shí)器的clk輸入一個(gè)周期為5ns的時(shí)鐘信號(hào)；清0端（reset）前面一小段（40ns）為低電平，后面均為高電平；置數(shù)端（set）前面一小段（60ns）為低電平，后面均為高電平；秒重置端（s1）可設(shè)置數(shù)值為50秒，分重置端（m1）可設(shè)置數(shù)值為57分, 時(shí)重置端（h1）可設(shè)置數(shù)值為23時(shí), 星期重置端（d1）可設(shè)置數(shù)值為6(星期六)；保存波形圖，進(jìn)行仿真，產(chǎn)生如下波形：“EDA課程設(shè)計(jì)論文-數(shù)字鐘-仿真波形”圖8

48、由上述波形可以清楚的看到：當(dāng)reset為0時(shí)，數(shù)字鐘清0；當(dāng)set為1時(shí)，數(shù)字鐘置數(shù)，其值為星期六、23時(shí)、57分、50秒。 “EDA課程設(shè)計(jì)論文-數(shù)字鐘-仿真波形”圖9由上述波形可以清楚的看到：秒計(jì)時(shí)器開始計(jì)時(shí)，當(dāng)?shù)竭_(dá)59秒后，秒計(jì)時(shí)器sec又從0開始計(jì)時(shí)，同時(shí)分鐘min加了1，為58分。“EDA課程設(shè)計(jì)論文-數(shù)字鐘-仿真波形”圖10由上述波形可以清楚的看到：分計(jì)時(shí)器開始計(jì)時(shí)，當(dāng)?shù)竭_(dá)59分后，分計(jì)時(shí)器min又從0開始計(jì)時(shí)，同時(shí)小時(shí)hour加了1，為24時(shí)，即時(shí)計(jì)時(shí)器hour也又從0開始計(jì)時(shí)，而此時(shí)星期計(jì)時(shí)器day也由6加1后回0，又從0開始計(jì)時(shí)。當(dāng)分計(jì)時(shí)器min為0時(shí)，alarm輸

49、出一個(gè)高電平，持續(xù)直到分計(jì)時(shí)器min的值為1。 總 結(jié)通過本次EDA課程設(shè)計(jì)，在整整一個(gè)星期的日子里，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的開心。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在老師和同學(xué)的幫助下，終于找出了錯(cuò)誤，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時(shí)，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到

50、正確的顯示:在設(shè)定輸入的時(shí)鐘信號(hào)后，數(shù)字鐘開始工作，但是有部分錯(cuò)誤。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r(shí)鐘信號(hào)對(duì)于器件的延遲時(shí)間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時(shí)鐘周期設(shè)置在15秒左右比較合適。另外，Endtime的值需要設(shè)置的長(zhǎng)一點(diǎn)：500us左右，這樣就可以觀察到完整的仿真結(jié)果。其次，在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線寬，因?yàn)槊總€(gè)線寬是不一樣的，只要讓各個(gè)線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合