EDA-整點(diǎn)報(bào)時(shí)模塊的VHDL設(shè)計(jì)

1、v 本模塊為整點(diǎn)報(bào)時(shí)提供控制信號(hào)，當(dāng)分為59，秒為50、52、54、56、58時(shí)，Q500輸出1，分和秒都為00時(shí)，Q1k輸出1。這兩個(gè)信號(hào)分別與兩個(gè)不同的時(shí)鐘經(jīng)過(guò)與門(mén)作用后控制揚(yáng)聲器實(shí)現(xiàn)報(bào)時(shí)。任務(wù)八 整點(diǎn)報(bào)時(shí)模塊的VHDL設(shè)計(jì)8.1 VHDL數(shù)據(jù)類(lèi)型小節(jié)VHDL中預(yù)定義數(shù)據(jù)類(lèi)型有：1). 布爾(BOOLEAN)數(shù)據(jù)類(lèi)型：TURE和FALSE2). 位(BIT)數(shù)據(jù)類(lèi)型：0和14). 字符(CHARACTER)數(shù)據(jù)類(lèi)型：通常用單引號(hào)引起來(lái)。5). 整數(shù)(INTEGER)數(shù)據(jù)類(lèi)型3). 位矢量(BIT_VECTOR)數(shù)據(jù)類(lèi)型：位矢量只是基 于BIT數(shù)據(jù)類(lèi)型的數(shù)組。8.1 VHDL數(shù)據(jù)類(lèi)型小節(jié)VH

2、DL中預(yù)定義數(shù)據(jù)類(lèi)型有：6).字符串?dāng)?shù)據(jù)類(lèi)型：用雙引號(hào)標(biāo)明8). 標(biāo)準(zhǔn)邏輯位矢量(STD_LOGIC_VECTOR)數(shù)據(jù)類(lèi)型：是基于STD_LOGIC數(shù)據(jù)類(lèi)型的數(shù)組。7). 標(biāo)準(zhǔn)邏輯位矢量(STD_LOGIC)數(shù)據(jù)類(lèi)型：有9種不同的取值。8.1 VHDL數(shù)據(jù)類(lèi)型小節(jié)說(shuō)明： 注意在使用7)和8)類(lèi)型數(shù)據(jù)時(shí)，在程序中必須寫(xiě)出庫(kù)說(shuō)明語(yǔ)句和使用包集合的說(shuō)明語(yǔ)句。lLIBRARY IEEE；lUSE IEEE.STD_LOGIC_1164.ALL；8.2 VHDL基本運(yùn)算VHDL的基本運(yùn)算有：8.2 VHDL基本運(yùn)算VHDL的基本運(yùn)算有：8.2 VHDL基本運(yùn)算VHDL的基本運(yùn)算有：8.3 整點(diǎn)報(bào)時(shí)模塊

3、的VHDL設(shè)計(jì)整點(diǎn)報(bào)時(shí)模塊ZDBS的VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY zdbs IS PORT ( clk: IN STD_LOGIC; tenm, onem,tens,ones:IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); q500,qlk: OUT STD_LOGIC );END zdbs;端口類(lèi)型實(shí)體名數(shù)據(jù)類(lèi)型庫(kù)程序包實(shí)體ARCHITECTURE behav OF zdbs ISBEGINPROCESS(clk)BEGINIF clk EVENT AND clk=1 THENIF tenm=“0101” AND onem=“1001” AND tens=“0101” THEN -若分是59，秒十位是5IF ones =0000 OR ones =0010 OR ones =0100 ORones =0110 OR ones =1000 THEN -且秒個(gè)位是0、2、4、6、8結(jié)構(gòu)體8.3 整點(diǎn)報(bào)時(shí)模塊的VHDL設(shè)計(jì)q500=1;ELSEq500=0;END IF;END IF;IF tenm=0000 AND onem=0000 AND tens=0000 AND ones=0000 THEN qlk=1;-整點(diǎn)時(shí)1kHz報(bào)警輸出ELSEqlk