VHDL語言設(shè)計(jì)數(shù)字頻率計(jì)

1、數(shù)字頻率計(jì)的設(shè)計(jì)、頻率計(jì)實(shí)現(xiàn)的功能要設(shè)計(jì)的頻率計(jì)的測量圍為1MHz。為了提高測量的精度，量程分為三檔，分別是:10kHz、100kHz、IMHzo并要求在測量頻率大于或小于選擇的量程時(shí)，頻率計(jì)自動換檔。1、當(dāng)讀數(shù)大于999時(shí)，頻率計(jì)處于超量程狀態(tài)，下一次測量時(shí)，量程自動增加一檔。2、當(dāng)讀數(shù)小于009時(shí)，頻率計(jì)處于欠量程狀態(tài)，下一次測量時(shí)，量程自動減小一檔。3、當(dāng)超出測量圍時(shí)，顯示錯(cuò)誤。4、在計(jì)數(shù)時(shí)不顯示數(shù)據(jù)，計(jì)數(shù)完成后只顯示測量結(jié)果。5、小數(shù)點(diǎn)位置要自動移位。二、頻率計(jì)各局部的分析在這個(gè)設(shè)計(jì)中，需要用計(jì)數(shù)器來進(jìn)展計(jì)數(shù)，而且計(jì)數(shù)器在各個(gè)檔位要被重復(fù)使用，在測量的過程中，計(jì)數(shù)允許時(shí)鐘信號還要進(jìn)展調(diào)

2、整，故將計(jì)數(shù)器設(shè)計(jì)成一個(gè)單獨(dú)的模塊，提供計(jì)數(shù)值的輸出。顯示結(jié)果包括數(shù)值顯示，檔位顯示及溢出標(biāo)志顯示。其中數(shù)值顯示要用到三個(gè)數(shù)碼管，實(shí)驗(yàn)箱上連在一起的三個(gè)數(shù)碼管中，只有兩個(gè)數(shù)碼管部接有譯碼器，因此我們自己還要在程序中為那個(gè)沒有譯碼器的數(shù)碼管再加一段七段譯碼器程序來顯示結(jié)果。檔位標(biāo)志由三個(gè)LED燈來顯示，代替數(shù)碼管上的小數(shù)點(diǎn)的功能。溢出標(biāo)志由兩個(gè)LED燈來顯示，其中一個(gè)顯示結(jié)果溢出，另一個(gè)顯示輸入信號在測量圍之。該頻率計(jì)的頂層邏輯電路原理圖如圖1所示：COUNTER|t»s1 signal,slg_clk en科 3:0qS3:DCYMOMETER13sreset adkq2n 口 :0

3、Jendk cntok cntovdot2 0111out_data0'GHO17jcnlak.7F玉:圖1三、頻率計(jì)各局部的設(shè)計(jì)和實(shí)現(xiàn)從上面的分析可以知道，頻率計(jì)可以由三個(gè)模塊來組成。下面對各個(gè)模塊的設(shè)計(jì)方法和實(shí)現(xiàn)方法進(jìn)展詳細(xì)說明。1、時(shí)基進(jìn)程的設(shè)計(jì)和實(shí)現(xiàn)在實(shí)際使用時(shí)，輸入的信號是隨意的，沒有方法預(yù)知輸入的頻率。因此選取頻率計(jì)的時(shí)基是非常重要的。在設(shè)計(jì)要求中，將量程分為三檔，在某一檔進(jìn)展測量時(shí)，需要提供該檔的時(shí)基。在10kHz檔，該檔最大讀數(shù)為9.99kHz，最小讀數(shù)為0.01kHz，所以要提供的時(shí)基是頻率為0.01kHz的脈沖。同理，在100kHz檔上，要提供的時(shí)基應(yīng)該是頻率為0.

4、1kHz的脈沖。在1MHz檔上，要提供的時(shí)基是頻率為1kHz的脈沖。這三種脈沖信號從輸入信號中提取，可以采用分頻的方法來產(chǎn)生。將輸入信號先進(jìn)展分頻產(chǎn)生1kHz的脈沖信號，然后將分頻后的1kHz信號通過一個(gè)10倍的分頻器，產(chǎn)生0.1kHz的脈沖信號，同時(shí)使用一個(gè)100倍分頻器對1kHz的信號分頻產(chǎn)生0.01kHz的脈沖信號。在測量頻率時(shí)，采用輸入信號作為時(shí)基，以輸入信號為時(shí)鐘，用一個(gè)計(jì)數(shù)器測量在一個(gè)時(shí)基周期里輸入的信號的周期數(shù)，這樣就可以得到輸入信號的頻率。產(chǎn)生一個(gè)高電平為時(shí)基信號周期的脈沖信號作為時(shí)基，使得能夠在程序中以“如果時(shí)基信號為1作為判斷條件，如果滿足條件那么計(jì)數(shù)器開場計(jì)數(shù)。同理，在設(shè)

5、計(jì)中還要產(chǎn)生高電平為時(shí)基信號周期的1/10和1/100的脈沖信號作為時(shí)基。這三種時(shí)基采用有限狀態(tài)機(jī)來實(shí)現(xiàn)。狀態(tài)機(jī)采用1kHz的脈沖信號觸發(fā)，由于還要產(chǎn)生高電平為10ms和1ms的脈沖信號，故采用100個(gè)狀態(tài)的有限狀態(tài)機(jī)。要產(chǎn)生高電平為1ms的脈沖信號，只要在狀態(tài)99的時(shí)候產(chǎn)生高電平，狀態(tài)100的時(shí)候恢復(fù)到低電平即可。要產(chǎn)生高電平為10ms的脈沖信號，只要在狀態(tài)90的時(shí)候產(chǎn)生高電平，在狀態(tài)100的時(shí)候恢復(fù)到低電平即可。需要產(chǎn)生哪一個(gè)時(shí)基就根據(jù)此時(shí)頻率計(jì)所在的檔位作為判斷條件進(jìn)展控制。在100個(gè)狀態(tài)中，很多狀態(tài)的功能是一樣的，可以將它們合并在一起。2、計(jì)數(shù)器的設(shè)計(jì)和實(shí)現(xiàn)為了計(jì)數(shù)方便，將計(jì)數(shù)器定義成

6、一個(gè)整型信號。只要使用“計(jì)數(shù)器<=計(jì)數(shù)器+1；就可以。這個(gè)計(jì)數(shù)值要作為顯示輸出，就要將這個(gè)計(jì)數(shù)器用個(gè)位、十位、百位分開表示，并且要遵循加法規(guī)那么。這樣可以直接通過七段譯碼器進(jìn)展顯示。在不同的檔位，小數(shù)點(diǎn)的位置是不同的，可以用小數(shù)點(diǎn)的顯示所在的檔位為判斷條件。由于實(shí)驗(yàn)箱上的數(shù)碼管沒有小數(shù)點(diǎn)的，故在實(shí)驗(yàn)板上用三個(gè)LED燈來代替小數(shù)點(diǎn)的現(xiàn)實(shí)。計(jì)數(shù)器的VHDL語言描述如程序1所示。其中，reset為異步置位端口，sig_clk為時(shí)鐘輸入端口，en為信號輸入端口，q1為計(jì)數(shù)值的個(gè)位輸出端口，q2為計(jì)數(shù)值的十位輸出端口，q3為計(jì)數(shù)值的百位輸出端口。cou1為計(jì)數(shù)值的個(gè)位，cou2為計(jì)數(shù)值的十位，co

7、u3為計(jì)數(shù)值的百位。ctrcou為控制計(jì)數(shù)功能的進(jìn)程，outctr為控制計(jì)數(shù)值輸出的進(jìn)程。程序1：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounterisport(reset:instd_logic;sig_clk:instd_logic;-時(shí)鐘輸入端口en:instd_logic;-信號輸入端口q1:outstd_logic_vector(3downto0);-計(jì)數(shù)值的個(gè)位輸出端口q2:outstd_logic_vector

8、(3downto0);-計(jì)數(shù)值的十位輸出端口q3:outstd_logic_vector(3downto0);-計(jì)數(shù)值的百位輸出端口end;architecturecountofcounterissignalcou1:std_logic_vector(3downto0);-計(jì)數(shù)值的個(gè)位signalcou2:std_logic_vector(3downto0);-計(jì)數(shù)值的十位signalcou3:std_logic_vector(3downto0);-計(jì)數(shù)值的百位begin-控制計(jì)數(shù)功能的進(jìn)程ctrcou:process(reset,sig_clk)beginifreset='1'

9、;thencou1<="0000"cou2<="0000"cou3<="0000"elseifsig_clk'eventandsig_clk='1'thenifen='1'thenifcou3="1010"thencou3<="1010"elsifcou3="1001"andcou2="1001"andcou1="1001"thencou1<="0000&q

10、uot;cou2<="0000"cou3<="1010"elsifcou1="1001"andcou2="1001"thencou1<="0000"cou2<="0000"cou3<=cou3+1;elsifcou1="1001"thencou1<="0000"cou2<=cou2+1;elsecou1<=cou1+1;endif;elsecou1<="0000"

11、cou2<="0000"cou3<="0000"endif;endif;endif;endprocessctrcou;-控制計(jì)數(shù)值輸出的進(jìn)程outctr:process(reset,en)beginifreset='1'thenq1<="0000"q2<="0000"q3<="0000"elseifen'eventanden='0'thenq1<=cou1;q2<=cou2;q3<=cou3;endif;en

12、dif;endprocessoutctr;endcount;3、七段譯碼器的設(shè)計(jì)和實(shí)現(xiàn)七段譯碼器將輸入的從09的4位二進(jìn)制數(shù)，以七段譯碼的方式輸出。使用一個(gè)7位向量來分表表示七段譯碼器種的七段。程序如程序2所示：程序2：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityviewisport(in_data:instd_logic_vector(3downto0);-輸入的二進(jìn)制數(shù)out_data:outstd_logic_vector(0

13、to6);-輸出的譯碼endview;architectureouviewofviewisbeginprocess(in_data)begincasein_dataiswhen"0000"=>out_data<="1111110"-0的顯示when"0001"=>out_data<="0110000"-1的顯示when"0010"=>out_data<="1101101"-2的顯示when"0011"=>out_d

14、ata<="1111001"-3的顯示when"0100"=>out_data<="0110011"-4的顯示when"0101"=>out_data<="1011011"-5的顯示when"0110"=>out_data<="1011111"-6的顯示when"0111"=>out_data<="1110000"-7的顯示when"1000"

15、=>out_data<="1111111"-8的顯示when"1001"=>out_data<="1111011"-9的顯示whenothers=>out_data<="0110001"endcase;endprocess;endouview;其中in_data表示輸入的4位二進(jìn)制數(shù)的端口，out_data為七段譯碼輸出端口。4、有限狀態(tài)機(jī)的設(shè)計(jì)和實(shí)現(xiàn)有限狀態(tài)機(jī)程序如程序3所示。state是用于產(chǎn)生時(shí)基的狀態(tài)機(jī)類型。在其中有開場狀態(tài)start、判斷狀態(tài)judge、計(jì)數(shù)狀態(tài)1cou

16、ntl、計(jì)數(shù)狀態(tài)289count2to89、計(jì)數(shù)狀態(tài)90count90、計(jì)數(shù)狀態(tài)9198count91to98、計(jì)數(shù)狀態(tài)99count99、計(jì)數(shù)狀態(tài)100count100。由于計(jì)數(shù)狀態(tài)289是一樣的，所以將它們合成一個(gè)，同樣對計(jì)數(shù)狀態(tài)9198也進(jìn)展合并。由于時(shí)基信號都要在計(jì)數(shù)狀態(tài)100時(shí)清零，所以計(jì)數(shù)狀態(tài)100單獨(dú)提取。產(chǎn)生高電平為100ms的時(shí)基需要在計(jì)數(shù)狀態(tài)1的時(shí)候?qū)r(shí)基信號置1，從199計(jì)數(shù)狀態(tài)只有99ms,在計(jì)數(shù)狀態(tài)1之前的judge狀態(tài)中，如果處于10kHz的檔位，就要將時(shí)基信號置1。產(chǎn)生高電平為10ms的時(shí)基，需要在計(jì)數(shù)狀態(tài)90將時(shí)基信號置1。產(chǎn)生高電平為1ms的時(shí)基，需要在計(jì)數(shù)狀

17、態(tài)99的時(shí)候?qū)r(shí)基信號置1，所以計(jì)數(shù)狀態(tài)1、計(jì)數(shù)狀態(tài)90和計(jì)數(shù)狀態(tài)99要單獨(dú)提取。程序3中，mycrm是一個(gè)state類型的信號，信號crmcou用于狀態(tài)機(jī)中的計(jì)數(shù)器，其計(jì)數(shù)值從0到100,信號clk1k為產(chǎn)生的頻率為1kHz的脈沖信號。標(biāo)志信號flag用于標(biāo)志不同的檔位，當(dāng)flag為0時(shí)表示10kHz的測頻檔，當(dāng)flag為1時(shí)表示100kHz的測頻檔，當(dāng)flag為2時(shí)表示1MHz的測頻檔，當(dāng)它為其他時(shí)表示溢出。程序3：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_uns

18、igned.all;entitycymometerisport(areset:instd_logic;aclk:instd_logic;q2_in:instd_logic_vector(3downto0);enclk,tok,tov:outstd_logic;dot:outstd_logic_vector(2downto0);-小數(shù)點(diǎn)的輸出end;architecturecymofcymometeristypestateis(start,judge,count1,count2to89,count90,count91to98,count99,count100);signalmycrm:state

19、;signalcrmcou:integerrange0to100;-狀態(tài)機(jī)中的計(jì)數(shù)器signalclk1k:std_logic;-1kHz的脈沖信號signalcou1s:integerrange0to999;一產(chǎn)生1s顯示計(jì)時(shí)信號的計(jì)數(shù)器signalclk1s:std_logic;-產(chǎn)生1s顯示計(jì)時(shí)信號的脈沖信號signalflag:std_logic_vector(1downto0);-測頻檔的標(biāo)志begin-使用2KHz的脈沖產(chǎn)生頻率為1KHz的脈沖進(jìn)程crclk1k:process(areset,aclk)beginifareset='1'then-計(jì)數(shù)器清零clk1k

20、<='0'elseifaclk'eventandaclk='1'thenclk1k<=notclk1k;endif;endif;endprocesscrclk1k;-產(chǎn)生1S的顯示計(jì)時(shí)信號cr1s:process(areset,clk1k)beginifareset='1'thencou1s<=0;clk1s<='0'elseifclk1k'eventandclk1k='1'thenifcou1s=997thenclk1s<=notclk1s;cou1s<=cou

21、1s+1;elsifcou1s=999thenclk1s<=notclk1s;cou1s<=0;elsecou1s<=cou1s+1;endif;endif;endif;endprocesscr1s;-控制小數(shù)點(diǎn)的顯示crdot:process(flag)begincaseflagiswhen"00"=>dot<="100"when"01"=>dot<=""when"10"=>dot<="001"whenothers=&g

22、t;dot<="111"endcase;endprocesscrdot;-用于產(chǎn)生時(shí)基的狀態(tài)機(jī)cretimer:process(areset,clk1k)beginifareset='1'thentov<='0'tok<='0'crmcou<=0;enclk<='0'flag<="01"mycrm<=start;elseifclk1k'eventandclk1k='1'thencasemycrmiswhenstart=>

23、-開場狀態(tài)ifclk1s='1'thencrmcou<=0;enclk<='0'mycrm<=judge;elsemycrm<=start;ifq2_in="0000"orq2_in="1010"thentov<='1'tok<='0'elsetov<='0'tok<='1'endif;endif;whenjudge=>-判斷狀態(tài)ifflag="11"then-溢出檔ifq2_in=&q

24、uot;1010"thenflag<="11"elseflag<="10"endif;elsifflag="00"then-10kHz測頻檔ifq2_in="0000"thenflag<="00"enclk<='1'elsifq2_in="1010"thenflag<="01"elseflag<=flag;endif;elsifflag="01"then-100kHz測頻檔i

25、fq2_in="0000"thenflag<=flag-1;enclk<='1'elsifq2_in="1010"thenflag<=flag+1;elseflag<=flag;endif;else-1MHz測頻檔ifq2_in="0000"thenflag<=flag-1;elsifq2_in="1010"thenflag<=flag+1;elseflag<=flag;endif;endif;mycrm<=count1;-狀態(tài)轉(zhuǎn)移到計(jì)數(shù)狀態(tài)1when

26、count1=>-計(jì)數(shù)狀態(tài)1ifflag="00"thenenclk<='1'endif;crmcou<=1;mycrm<=count2to89;whencount2to89=>-計(jì)數(shù)狀態(tài)289ifcrmcou=88thencrmcou<=89;mycrm<=count90;elsecrmcou<=crmcou+1;mycrm<=count2to89;endif;whencount90=>-計(jì)數(shù)狀態(tài)90ifflag="01"thenenclk<='1'end

27、if;crmcou<=90;mycrm<=count91to98;whencount91to98=>-計(jì)數(shù)狀態(tài)9198ifcrmcou=97thencrmcou<=98;mycrm<=count99;elsecrmcou<=crmcou+1;mycrm<=count91to98;end if;when count99=>-計(jì)數(shù)狀態(tài)99if flag="10" or flag="11" then enclk<='1'end if;crmcou<=99;mycrm<=count

28、100;when count100=>-計(jì)數(shù)狀態(tài)100crmcou<=100;enclk<='0' mycrm<=start;when others=> null;end case;end if;end if;end process cretimer;end cym;5、頻率計(jì)的綜合設(shè)計(jì)將前面設(shè)計(jì)好的模塊例化到一個(gè)程序里，程序 4：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;組成了所要設(shè)計(jì)的

29、頻率計(jì)。 程序如程序4 所示。entity plj isport(reset:in std_logic;clk:in std_logic;testsignal:in std_logic;q1:out std_logic_vector(3 downto 0);q2:out std_logic_vector(3 downto 0);q3:out std_logic_vector(0 to 6);tok,tov:out std_logic;dot:out std_logic_vector(2 downto 0);attribute lock :string;attribute lock of res

30、et:signal is "34"attribute lock of clk:signal is "20"attribute lock of testsignal: signal is "52"-小數(shù)點(diǎn)的輸出-引腳鎖定attribute lock of q1:attribute lock of q2:attribute lock of q3:signal is "53,54,55,56"signal is "57,58,59,60"signal is "81,80,79,78,77,7

31、6,75"attributelockoftok:signalis"17"attributelockoftov:signalis"15"attributelockofdot:signalis"71,70,69"end;architecturertlofpljisponentcymometer-對控制器進(jìn)展元件說明port(areset:instd_logic;aclk:instd_logic;q2_in:instd_logic_vector(3downto0);enclk,tok,tov:outstd_logic;dot:ou

32、tstd_logic_vector(2downto0);-小數(shù)點(diǎn)的輸出endponent;ponentcounter-對計(jì)數(shù)器進(jìn)展元件說明port(reset:instd_logic;sig_clk:instd_logic;-外部時(shí)鐘輸入en:instd_logic;-時(shí)基信號q1:outstd_logic_vector(3downto0);-計(jì)數(shù)值個(gè)位q2:outstd_logic_vector(3downto0);-計(jì)數(shù)值十位q3:outstd_logic_vector(3downto0);-計(jì)數(shù)值百位endponent;ponentviewis-引用七段譯碼器port(in_data:i

33、nstd_logic_vector(3downto0);out_data:outstd_logic_vector(0to6);endponent;signalen_s:std_logic;-子模塊之間接口信號說明signalq3out_s:std_logic_vector(3downto0);begin-在構(gòu)造體描述中使用元件例化語句U0:cymometerportmap(reset,clk,q3out_s,en_s,tok,tov,dot);U1:counterportmap(reset,testsignal,en_s,q1,q2,q3out_s);U2:viewportmap(q3out_

34、s,q3);endrtl;四、仿真與測試我們選用軟件ModelSimSE6.0來進(jìn)展功能仿真；由于譯碼器比擬簡單，而且又不涉及時(shí)鐘信號，故將譯碼器的仿真略去。以下分別是計(jì)數(shù)器、狀態(tài)機(jī)和整合后的頻率計(jì)的仿真波形：1、計(jì)數(shù)器的仿真：圖2、圖3為計(jì)數(shù)器的仿真波形，仿真時(shí)間設(shè)為01s,sig_clk即待測信號設(shè)定初值為0,周期20us,占空比50%,reset即復(fù)位信號設(shè)定初值為1,周期為1s,占空比為1%,en即計(jì)數(shù)允許信號設(shè)定初值為0,周期為24ms,占空比為50%。對波形的分析如下:圖2圖31、圖2和圖3的仿真設(shè)定值一樣，不同之處在于圖3將圖例放得較大些。2reset為0,en為1時(shí)，計(jì)數(shù)器才能開場計(jì)數(shù)。3采用sig_clk的上升沿計(jì)數(shù)，en的周期為24ms高電平持續(xù)12ms,sig_clk的周期為20us,即20us一個(gè)上升沿，那么計(jì)數(shù)初值為120000/20=600,與波形仿真