第5章_Quartus_II應(yīng)用初步

1、 第第5章章 Quartus II應(yīng)用初步應(yīng)用初步 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.1 建立工作庫文件夾和編輯設(shè)計文件建立工作庫文件夾和編輯設(shè)計文件5.1 基本設(shè)計流程基本設(shè)計流程 5.1.2 創(chuàng)建工程創(chuàng)建工程 打開并建立新工程管理窗口。打開并建立新工程管理窗口。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.2 創(chuàng)建工程創(chuàng)建工程 將設(shè)計文件加入工程中。將設(shè)計文件加入工程中。 5.1 基本設(shè)計流程基本設(shè)計流程 選擇目標芯片。選擇目標芯片。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.2 創(chuàng)建工程創(chuàng)建工程 工具設(shè)置。工具設(shè)置。 結(jié)束設(shè)置。結(jié)束設(shè)置。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.

2、3 編譯前設(shè)置編譯前設(shè)置 選擇選擇FPGA目標芯片。目標芯片。 選擇配置器件的工作方式。選擇配置器件的工作方式。 5.1.3 編譯前設(shè)置編譯前設(shè)置5.1 基本設(shè)計流程基本設(shè)計流程 5.1.3 編譯前設(shè)置編譯前設(shè)置 選擇配置器件和編程方式。選擇配置器件和編程方式。 選擇目標器件引腳端選擇目標器件引腳端口狀態(tài)?？跔顟B(tài)。 選擇確認選擇確認Veriolg語語言版本。言版本。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.4 全程編譯全程編譯 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 打開波形編輯器。打開波形編輯器。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 設(shè)置

3、仿真時間區(qū)域。設(shè)置仿真時間區(qū)域。 波形文件存盤。波形文件存盤。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 將工程將工程CNT10的端口信號節(jié)點選入波形編輯器中。的端口信號節(jié)點選入波形編輯器中。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 將工程將工程CNT10的端口信號節(jié)點選入波形編輯器中。的端口信號節(jié)點選入波形編輯器中。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 編輯輸入波形編輯輸入波形(輸入激勵信號輸入激勵信號)。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置?？偩€數(shù)據(jù)格式設(shè)置和參

4、數(shù)設(shè)置。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置?？偩€數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置?？偩€數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 仿真器參數(shù)設(shè)置。仿真器參數(shù)設(shè)置。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.5 時序仿真時序仿真 啟動仿真器。啟動仿真器。 觀察仿真結(jié)果。觀察仿真結(jié)果。 5.1 基本設(shè)計流程基本設(shè)計流程 5.1.6 應(yīng)用應(yīng)用RTL電路圖觀察器電路圖觀察器5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證

5、5.2.1 引腳鎖定引腳鎖定5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.1 引腳鎖定引腳鎖定5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.1 引腳鎖定引腳鎖定5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.1 引腳鎖定引腳鎖定5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.1 引腳鎖定引腳鎖定5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.2 編譯文件下載編譯文件下載（1）打開編程窗和配置文件。）打開編程窗和配置文件。 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.2 編譯文件下載編譯文件下載（2）設(shè)置編程器。）設(shè)置編程器。 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與

6、硬件驗證5.2.2 編譯文件下載編譯文件下載（3）硬件測試。）硬件測試。 5.2.3 AS模式編程模式編程 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.4 JTAG間接模式編程配置器件間接模式編程配置器件 1. 將將SOF文件轉(zhuǎn)化為文件轉(zhuǎn)化為JTAG間接配置文件。間接配置文件。 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.4 JTAG間接模式編程配置器件間接模式編程配置器件 1. 將將SOF文件轉(zhuǎn)化為文件轉(zhuǎn)化為JTAG間接配置文件。間接配置文件。 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.4 JTAG間接模式編程配置器件間接模式編程配置器件 1. 將將SOF文件轉(zhuǎn)化為

7、文件轉(zhuǎn)化為JTAG間接配置文件。間接配置文件。 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.4 JTAG間接模式編程配置器件間接模式編程配置器件 2. 下載下載JTAG間接配置文件。間接配置文件。5.2.5 USB-Blaster編程配置器件使用方法編程配置器件使用方法5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.6 其他的鎖定引腳方法其他的鎖定引腳方法 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.6 其他的鎖定引腳方法其他的鎖定引腳方法 5.2 引腳設(shè)置與硬件驗證引腳設(shè)置與硬件驗證5.2.6 其他的鎖定引腳方法其他的鎖定引腳方法 5.3 嵌入式邏輯分析儀使用方法嵌入式邏

8、輯分析儀使用方法1打開打開SignalTap II編輯窗口編輯窗口5.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法2調(diào)入待測信號調(diào)入待測信號5.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法3SignalTap II參數(shù)設(shè)置參數(shù)設(shè)置5.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法4文件存盤文件存盤5.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法5編譯下載編譯下載 5.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法6啟動啟動SignalTap II進行采樣與分析進行采樣與分析5.3 嵌入式邏輯分析儀使用方法嵌入式邏輯分析儀使用方法6啟動啟動SignalTap

9、II進行采樣與分析進行采樣與分析7SignalTap II的其他設(shè)置和控制方法的其他設(shè)置和控制方法5.4 編輯編輯SignalTap II的觸發(fā)信號的觸發(fā)信號5.4 編輯編輯SignalTap II的觸發(fā)信號的觸發(fā)信號5.4 編輯編輯SignalTap II的觸發(fā)信號的觸發(fā)信號5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.1 層次化設(shè)計流程層次化設(shè)計流程1. 為本項工程設(shè)計建立文件夾為本項工程設(shè)計建立文件夾2. 建立原理圖文件工程和仿真建立原理圖文件工程和仿真5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.1 層次化設(shè)計流程層次化設(shè)計流程2. 建立原理圖文件工程和仿真建立原理圖文件工

10、程和仿真5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.1 層次化設(shè)計流程層次化設(shè)計流程3. 將設(shè)計項目設(shè)置成可調(diào)用的元件將設(shè)計項目設(shè)置成可調(diào)用的元件 5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.1 層次化設(shè)計流程層次化設(shè)計流程4. 設(shè)計全加器頂層文件設(shè)計全加器頂層文件5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.1 層次化設(shè)計流程層次化設(shè)計流程4. 設(shè)計全加器頂層文件設(shè)計全加器頂層文件5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.1 層次化設(shè)計流程層次化設(shè)計流程4. 設(shè)計全加器頂層文件設(shè)計全加器頂層文件5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.1 層次化設(shè)計

11、流程層次化設(shè)計流程5. 將設(shè)計項目進行時序仿真將設(shè)計項目進行時序仿真5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 1. 計數(shù)器設(shè)計計數(shù)器設(shè)計 (文件命名為：conter8.bdf)5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法74390TTL雙十進制計數(shù)器雙十進制計數(shù)器5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 1. 計數(shù)器設(shè)計計數(shù)器設(shè)計 5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法2. 頻率計主結(jié)構(gòu)電路設(shè)計頻率計主結(jié)構(gòu)電路設(shè)計5.5 原理圖輸入設(shè)計方法原理圖

12、輸入設(shè)計方法74248 BCD-七段譯碼器驅(qū)動器 功能表1要求輸出015時，滅燈輸入(BI)必須開路或保持高電平。如果不要滅十進數(shù)零，別動態(tài)滅燈輸入(RBI)必須開路成為高電平。2將一低電平直接加于滅燈輸入(BI)時，則不管其他輸入為何電平，所有各段輸出都關(guān)閉。3當動態(tài)滅燈輸入(RBI)和A、B、C、D輸入為低電平而試燈輸入為高電平時，所有各段輸出都關(guān)閉并且動態(tài)滅燈輸出(RBO)處于低電平(響應(yīng)條件)。4當滅燈輸入/動態(tài)滅燈輸出(BI/RBO)開路或保持高電平而試燈輸入為低電平時，則所有各段都接通。5BI/RBO是線與邏輯，作滅燈輸入(BI)或動態(tài)滅燈(RBO)之用，或兩者兼用。5.5 原理圖

13、輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 2. 頻率計主結(jié)構(gòu)電路設(shè)計頻率計主結(jié)構(gòu)電路設(shè)計3. 時序控制電路設(shè)計時序控制電路設(shè)計5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法7493A計數(shù)序列(見附注C) 附注A：輸出QA連接到輸入QB BCD計數(shù)附注B：輸出QD連接到輸入QB 二元五進制計數(shù)附注C：輸出QA連接到輸入QB 5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法74154 4線(16) 選14. 頂層電路設(shè)計頂層電路設(shè)計5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計應(yīng)用宏模塊的多層次原理圖設(shè)計 4

14、. 頂層電路設(shè)計頂層電路設(shè)計5.5 原理圖輸入設(shè)計方法原理圖輸入設(shè)計方法5.5.3 74系列宏模塊邏輯功能真值表查詢系列宏模塊邏輯功能真值表查詢 習(xí)習(xí) 題題5-1 歸納利用歸納利用Quartus II進行進行Verilog文本輸入設(shè)計的流程：從文件輸入一直到文本輸入設(shè)計的流程：從文件輸入一直到SignalTapII測試。測試。5-2 由圖由圖5-35和圖和圖5-36，詳細說明工程，詳細說明工程CNT10的硬件工作情況。的硬件工作情況。5-3 如何為設(shè)計中的如何為設(shè)計中的SignalTap II加入獨立采樣時鐘？試給出完整的程序和對它的加入獨立采樣時鐘？試給出完整的程序和對它的實測結(jié)果。實測結(jié)果

15、。5-4 參考參考Quartus II的的Help，詳細說明，詳細說明Assignments菜單中菜單中Settings對話框的功能。對話框的功能。(1) 說明其中的說明其中的Timing Requirements & Qptions的功能、使用方法和檢測途徑。的功能、使用方法和檢測途徑。(2) 說明其中的說明其中的Compilation Process的功能和使用方法。的功能和使用方法。(3) 說明說明Analysis & Synthesis Setting的功能和使用方法，以及其中的的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。的

16、功能和使用方法。(4) 說明說明Fitter Settings中的中的Design Assistant和和Simulator功能，舉例說明它們的功能，舉例說明它們的使用方法。使用方法。5-5 概述概述Assignments(分配分配)菜單中菜單中Assignment Editor的功能，舉例說明。的功能，舉例說明。 習(xí)習(xí) 題題5-6 用用74148和與非門實現(xiàn)和與非門實現(xiàn)8421BCD優(yōu)先編碼器，用三片優(yōu)先編碼器，用三片74139組成一個組成一個5-24譯碼器。譯碼器。解：用一片74LS148和與非門實現(xiàn)8421BCD優(yōu)先編碼器8:3優(yōu)先編碼器習(xí)習(xí) 題題共使用3片74139作6個2-4譯碼習(xí)習(xí)

17、 題題5-7 5-7 用用7428374283加法器和邏輯門設(shè)計實現(xiàn)一位加法器和邏輯門設(shè)計實現(xiàn)一位8421BCD8421BCD碼加法器電路，碼加法器電路，輸入輸出均是輸入輸出均是BCDBCD碼，碼，CICI為低位的進位信號，為低位的進位信號，COCO為高位的進位信號，為高位的進位信號，輸入為兩個輸入為兩個1 1位十進制數(shù)位十進制數(shù)A A，輸出用，輸出用S S表示。表示。解：如果二進制的和大于9，需要再加上6來補成BCD碼習(xí)習(xí) 題題5-8 5-8 用原理圖輸入方式設(shè)計一個用原理圖輸入方式設(shè)計一個7 7人表決電路，參加表決者人表決電路，參加表決者7 7人，人，同意為同意為1 1，不同意為，不同意為

18、0 0，同意者過半則表決通過，綠指示燈亮；表決，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。不通過則紅指示燈亮。解：方法有多種，僅舉一例。有多個1位全加器構(gòu)成。習(xí)習(xí) 題題5-95-9基于原理圖輸入方式，用基于原理圖輸入方式，用D D觸發(fā)器構(gòu)成按循環(huán)碼觸發(fā)器構(gòu)成按循環(huán)碼(000001011111101100000)(000001011111101100000)規(guī)律工作的六進制同步計數(shù)器。規(guī)律工作的六進制同步計數(shù)器。 解：用同步計數(shù)器來實現(xiàn)。(事實上要求設(shè)計的是一個格雷碼計數(shù)器)考慮不同狀態(tài)時，對應(yīng)的DFF輸入端的值：Q2Q1Q0000001011111101100D2001110D

19、1011000D0111100022 112 022 02 1DQQ QDQ QDQ QQ Q習(xí)習(xí) 題題習(xí)習(xí) 題題5-10 基于原理圖輸入方式，應(yīng)用基于原理圖輸入方式，應(yīng)用4位全加器和位全加器和74374構(gòu)成構(gòu)成4位二進制加法計數(shù)器。位二進制加法計數(shù)器。如果使用如果使用74299、74373、D觸發(fā)器和非門來完成上述功能，應(yīng)該有怎樣的電路？觸發(fā)器和非門來完成上述功能，應(yīng)該有怎樣的電路？習(xí)習(xí) 題題5-11 用一片用一片74163和兩片和兩片74138構(gòu)成一個具有構(gòu)成一個具有12路脈沖輸出的數(shù)據(jù)分配器。要求在原理路脈沖輸出的數(shù)據(jù)分配器。要求在原理圖上標明第圖上標明第1路到第路到第12路輸出的位置。

20、若改用一片路輸出的位置。若改用一片74195代替以上的代替以上的74163，試完成同樣，試完成同樣的設(shè)計。的設(shè)計。習(xí)習(xí) 題題5-12 5-12 用同步時序電路對串行二進制輸入進行奇偶校驗，每檢測用同步時序電路對串行二進制輸入進行奇偶校驗，每檢測5 5位輸入，輸出一個結(jié)果。當位輸入，輸出一個結(jié)果。當5 5位輸入中位輸入中1 1的數(shù)目為奇數(shù)時，在最后一的數(shù)目為奇數(shù)時，在最后一位的時刻輸出位的時刻輸出1 1。習(xí)習(xí) 題題5-13 用用7490設(shè)計模為設(shè)計模為872的計數(shù)器，且輸出的個位、十位、百位都應(yīng)符合的計數(shù)器，且輸出的個位、十位、百位都應(yīng)符合8421碼權(quán)重。碼權(quán)重。實驗與設(shè)計實驗與設(shè)計5-1 設(shè)計

21、含異步清零和同步加載與時鐘使能的計數(shù)器設(shè)計含異步清零和同步加載與時鐘使能的計數(shù)器(1) 實驗?zāi)康模菏煜嶒災(zāi)康模菏煜uartus II的的Verilog文本設(shè)計流程全過程，學(xué)習(xí)計數(shù)器的設(shè)計、文本設(shè)計流程全過程，學(xué)習(xí)計數(shù)器的設(shè)計、仿真和硬件測試。掌握原理圖與文本混合設(shè)計方法。仿真和硬件測試。掌握原理圖與文本混合設(shè)計方法。(2) 實驗原理：參考實驗原理：參考4.3.2節(jié)。實驗程序為例節(jié)。實驗程序為例4-21，設(shè)計流程參考本章。，設(shè)計流程參考本章。(3) 實驗內(nèi)容實驗內(nèi)容1：根據(jù)：根據(jù)5.1節(jié)在節(jié)在Quartus II上對例上對例4-21進行編輯、編譯、綜合、適配、進行編輯、編譯、綜合、適配、仿真

22、。說明例中各語句的作用。給出其所有信號的時序仿真波形，根據(jù)波形詳細仿真。說明例中各語句的作用。給出其所有信號的時序仿真波形，根據(jù)波形詳細描述此設(shè)計的功能特點，包括描述此設(shè)計的功能特點，包括RST、EN、LOAD、DATA，CLK等信號等異步和同等信號等異步和同步特性。查閱編譯后的計數(shù)器的時序特點，從時序仿真圖和編譯報告中了解計數(shù)步特性。查閱編譯后的計數(shù)器的時序特點，從時序仿真圖和編譯報告中了解計數(shù)時鐘輸入至計數(shù)數(shù)據(jù)輸出的延時情況，包括設(shè)定不同優(yōu)化約束后的改善情況；以時鐘輸入至計數(shù)數(shù)據(jù)輸出的延時情況，包括設(shè)定不同優(yōu)化約束后的改善情況；以及當選擇不同及當選擇不同F(xiàn)PGA目標器件后的延時差距及毛刺情

23、況，給出分析報告。目標器件后的延時差距及毛刺情況，給出分析報告。實驗與設(shè)計實驗與設(shè)計(4) 實驗內(nèi)容實驗內(nèi)容2：用不同方式鎖定鎖定以及硬件下載測試。引腳鎖定后進行編譯、：用不同方式鎖定鎖定以及硬件下載測試。引腳鎖定后進行編譯、下載和硬件測試實驗。將實驗過程和實驗結(jié)果寫進實驗報告。硬件實驗中，注意下載和硬件測試實驗。將實驗過程和實驗結(jié)果寫進實驗報告。硬件實驗中，注意測試所有控制信號和顯示信號，包括測試所有控制信號和顯示信號，包括RST、EN、LOAD、DATA等的同步、異步特等的同步、異步特性，進位信號等。時鐘性，進位信號等。時鐘CLK換不同輸入：手動有抖動或無抖動鍵輸入，換不同輸入：手動有抖動

24、或無抖動鍵輸入，1Hz或或4Hz時鐘脈沖輸入，這需要輔助實驗板才能獲得。輔助實驗板的具體用法參考附錄時鐘脈沖輸入，這需要輔助實驗板才能獲得。輔助實驗板的具體用法參考附錄1.2。第第8章將介紹如何硬件去抖動。章將介紹如何硬件去抖動。(5) 實驗內(nèi)容實驗內(nèi)容3：使用：使用SignalTap II對此計數(shù)器進行實時測試，流程與要求參考本章，對此計數(shù)器進行實時測試，流程與要求參考本章，給出報告。給出報告。(6) 實驗內(nèi)容實驗內(nèi)容4：從設(shè)計中去除：從設(shè)計中去除SignalTap II，要求全程編譯后，將生成的，要求全程編譯后，將生成的SOF文件文件轉(zhuǎn)變成用于配置器件轉(zhuǎn)變成用于配置器件EPCS16/EPC

25、S4的壓縮的間接配置文件的壓縮的間接配置文件*.jic，并使用，并使用USB-Blaster對實驗板上的對實驗板上的EPCS16/4進行編程，最后進行驗證。編程和全程編譯前，進行編程，最后進行驗證。編程和全程編譯前，按圖按圖5.7所示，設(shè)定所有控制和參數(shù)。所示，設(shè)定所有控制和參數(shù)。(7) 實驗內(nèi)容實驗內(nèi)容5：為此項設(shè)計加入一個可用于：為此項設(shè)計加入一個可用于SignalTap II采樣的獨立的時鐘輸入端采樣的獨立的時鐘輸入端CLK0。計數(shù)時鐘可以低一點，而采樣時鐘可高一些，如選擇。計數(shù)時鐘可以低一點，而采樣時鐘可高一些，如選擇clock0=2MHz，而，而計數(shù)時鐘計數(shù)時鐘CLK可分別選擇可分別

26、選擇256Hz、16384Hz、6MHz，并進行實時測試（對于，并進行實時測試（對于5E+系統(tǒng)，這些時鐘要來自圖系統(tǒng)，這些時鐘要來自圖F1-2的實驗板）。的實驗板）。實驗與設(shè)計實驗與設(shè)計(8) 實驗內(nèi)容實驗內(nèi)容6：建立一個原理圖工程，將例：建立一個原理圖工程，將例4-21文件變成圖文件變成圖5-57所示的所示的CNT10元元件。然后按照此圖的連接方式完成設(shè)計。對此電路進行仿真，并說明此電路的功件。然后按照此圖的連接方式完成設(shè)計。對此電路進行仿真，并說明此電路的功能特點。如何利用此電路設(shè)計一個不同模的計數(shù)器，或可預(yù)置的分頻器能特點。如何利用此電路設(shè)計一個不同模的計數(shù)器，或可預(yù)置的分頻器? 最后在

27、最后在開發(fā)板上硬件實現(xiàn)，驗證分頻情況。開發(fā)板上硬件實現(xiàn)，驗證分頻情況。實驗與設(shè)計實驗與設(shè)計(9) 實驗報告：將實驗原理、設(shè)計過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果實驗報告：將實驗原理、設(shè)計過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果寫進實驗報告。寫進實驗報告。對于對于5E+系統(tǒng)的演示，下載系統(tǒng)的演示，下載/KX_7C5EE+/EXPERIMENTs/EXP3_CNT10B/CNT10即可。此示例定義：（即可。此示例定義：（1）4位計數(shù)器顯示數(shù)碼是位計數(shù)器顯示數(shù)碼是LEDA；（；（2）進位顯示是發(fā)光管）進位顯示是發(fā)光管D1；（；（3）時鐘）時鐘CLK控制：鍵控制：鍵K8（注意這（注意這8個鍵都

28、未消抖動，按鍵后可能出現(xiàn)多個個鍵都未消抖動，按鍵后可能出現(xiàn)多個計數(shù)，消抖動技術(shù)于第計數(shù)，消抖動技術(shù)于第8章介紹）；（章介紹）；（4）使能控制）使能控制EN：鍵：鍵K7（按住此鍵，即禁止（按住此鍵，即禁止計數(shù)，此鍵也被定義為邏輯分析儀采樣觸發(fā)鍵）；（計數(shù)，此鍵也被定義為邏輯分析儀采樣觸發(fā)鍵）；（5）數(shù)據(jù)加載控制）數(shù)據(jù)加載控制LOAD：鍵：鍵K6（待加載的（待加載的4位數(shù)據(jù)由上方的撥碼開關(guān)設(shè)定。由于是同步加載，操作時先按住鍵位數(shù)據(jù)由上方的撥碼開關(guān)設(shè)定。由于是同步加載，操作時先按住鍵K6，再按一下時鐘鍵，再按一下時鐘鍵K8，即加載，從數(shù)碼管可以看到）；（，即加載，從數(shù)碼管可以看到）；（6）清）清0控

29、制控制RST：鍵：鍵K5。演示示例說明：本書對多數(shù)實驗都給出了經(jīng)硬件驗證調(diào)試好的演示示例，目的就演示示例說明：本書對多數(shù)實驗都給出了經(jīng)硬件驗證調(diào)試好的演示示例，目的就是為學(xué)習(xí)者能順利完成實驗驗證或設(shè)計，有的示例的目的是希望能啟發(fā)或引導(dǎo)讀是為學(xué)習(xí)者能順利完成實驗驗證或設(shè)計，有的示例的目的是希望能啟發(fā)或引導(dǎo)讀者完成更有創(chuàng)意的設(shè)計，其中一些示例盡管看上去頗有創(chuàng)意，但都不能說是最佳者完成更有創(chuàng)意的設(shè)計，其中一些示例盡管看上去頗有創(chuàng)意，但都不能說是最佳或最終結(jié)果。此外還有少數(shù)示例未給源代碼，是考慮到非本書作者以外的設(shè)計者或最終結(jié)果。此外還有少數(shù)示例未給源代碼，是考慮到非本書作者以外的設(shè)計者的著作權(quán)，但這

30、些示例仍能給讀者在設(shè)計的可行性、創(chuàng)意、啟迪和創(chuàng)新方面以寶的著作權(quán)，但這些示例仍能給讀者在設(shè)計的可行性、創(chuàng)意、啟迪和創(chuàng)新方面以寶貴的啟示。示例分兩部分，在文件夾貴的啟示。示例分兩部分，在文件夾/KX_7C5EE+/EXPERIMENTs/中的示例包含中的示例包含完整的源代碼，并公開全部設(shè)計；而在文件夾完整的源代碼，并公開全部設(shè)計；而在文件夾/KX_7C5EE+/DEMOs/中的設(shè)計，中的設(shè)計，僅供演示，未提供源代碼。所有的示例演示操作都有詳細說明，可分別參考對應(yīng)僅供演示，未提供源代碼。所有的示例演示操作都有詳細說明，可分別參考對應(yīng)文件夾中的文件夾中的PDF文件。文件。 實驗與設(shè)計實驗與設(shè)計5-2

31、 4選選1多路選擇器設(shè)計實驗多路選擇器設(shè)計實驗(1) 實驗?zāi)康模哼M一步熟悉實驗?zāi)康模哼M一步熟悉Quartus II的的Verilog文本設(shè)計流程，組合電路的設(shè)計仿文本設(shè)計流程，組合電路的設(shè)計仿真和硬件測試。真和硬件測試。(2) 實驗內(nèi)容實驗內(nèi)容1：根據(jù)：根據(jù)5.1節(jié)的流程，利用節(jié)的流程，利用Quartus II完成完成4選選1多路選擇器（例多路選擇器（例4-1）的文本編輯輸入的文本編輯輸入(MUX41a.v)和仿真測試等步驟，給出圖和仿真測試等步驟，給出圖4-2所示的仿真波形。所示的仿真波形。(3) 實驗內(nèi)容實驗內(nèi)容2：在實驗系統(tǒng)上硬件測試，驗證此設(shè)計的功能。對于引腳鎖定以及：在實驗系統(tǒng)上硬件

32、測試，驗證此設(shè)計的功能。對于引腳鎖定以及硬件下載測試。建議選實驗電路模式硬件下載測試。建議選實驗電路模式5（附錄圖（附錄圖F2-4），用鍵），用鍵1(PIO0)控制控制s0；用；用鍵鍵2(PIO1)控制控制s1；A、B、C和和D分別接來自不同的時鐘或鍵；輸出信號接蜂鳴器分別接來自不同的時鐘或鍵；輸出信號接蜂鳴器（5E+板的引腳標于板上，是板的引腳標于板上，是11）。最后進行編譯、下載和硬件測試實驗（通過選）。最后進行編譯、下載和硬件測試實驗（通過選擇鍵擇鍵1、鍵、鍵2，控制，控制s0、s1，可使蜂鳴器輸出不同音調(diào)）。，可使蜂鳴器輸出不同音調(diào)）。(4) 實驗內(nèi)容實驗內(nèi)容3：對：對Verilog不

33、同描述方式的不同描述方式的4選選1多路選擇器進行硬件實驗，比較它多路選擇器進行硬件實驗，比較它們的特性。們的特性。(5) 實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括程序設(shè)計、軟件編譯、仿實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括程序設(shè)計、軟件編譯、仿真分析、硬件測試和詳細實驗過程；給出程序分析報告、仿真波形圖及其分析報真分析、硬件測試和詳細實驗過程；給出程序分析報告、仿真波形圖及其分析報告。告。對于對于5E+系統(tǒng)的演示，下載系統(tǒng)的演示，下載/KX_7C5EE+/EXPERIMENTs/EXP0_MUX41/MUX41B。分別按下或放開鍵。分別按下或放開鍵K1，K2，蜂鳴器將發(fā)出，蜂鳴器

34、將發(fā)出4種不同聲音。種不同聲音。 實驗與設(shè)計實驗與設(shè)計5-3 用原理圖輸入法設(shè)計用原理圖輸入法設(shè)計8位全加器位全加器(1) 實驗?zāi)康模菏煜だ脤嶒災(zāi)康模菏煜だ肣uartus II的原理圖輸入方法設(shè)計簡單組合電路，掌握層次的原理圖輸入方法設(shè)計簡單組合電路，掌握層次化設(shè)計的方法，并通過一個化設(shè)計的方法，并通過一個8位全加器的設(shè)計把握利用位全加器的設(shè)計把握利用EDA軟件進行原理圖輸入方軟件進行原理圖輸入方式設(shè)計的詳細流程。式設(shè)計的詳細流程。(2) 實驗原理：一個實驗原理：一個8位全加器可以由位全加器可以由8個個5.5.1節(jié)介紹的節(jié)介紹的1位全加器構(gòu)成，加法器間的位全加器構(gòu)成，加法器間的進位可以串行

35、方式實現(xiàn)，即將低位加法器的進位輸出進位可以串行方式實現(xiàn)，即將低位加法器的進位輸出cout與相鄰的高位加法器的最與相鄰的高位加法器的最低進位輸入信號低進位輸入信號cin相接。相接。(3) 實驗內(nèi)容實驗內(nèi)容1：按照：按照5.5.1節(jié)完成半加器和節(jié)完成半加器和1位全加器的設(shè)計，包括原理圖輸入、編位全加器的設(shè)計，包括原理圖輸入、編譯、綜合、適配、仿真、實驗板上的硬件測試，并將此全加器電路設(shè)置成一個硬件譯、綜合、適配、仿真、實驗板上的硬件測試，并將此全加器電路設(shè)置成一個硬件符號入庫。鍵符號入庫。鍵1、鍵、鍵2、鍵、鍵3(PIO0/1/2)分別接分別接ain、bin、cin；發(fā)光管；發(fā)光管D2、D1(PI

36、O9/8)分別接分別接sum和和cout。對于。對于5E+系統(tǒng)，可用撥碼開關(guān)作為輸入信號發(fā)生器，系統(tǒng)，可用撥碼開關(guān)作為輸入信號發(fā)生器，輸出用發(fā)光管顯示。輸出用發(fā)光管顯示。(4) 實驗內(nèi)容實驗內(nèi)容2，建立一個更高層次的原理圖設(shè)計，利用以上獲得的，建立一個更高層次的原理圖設(shè)計，利用以上獲得的1位全加器構(gòu)成位全加器構(gòu)成8位全加器，并完成編譯、綜合、適配、仿真和硬件測試。建議選擇電路模式位全加器，并完成編譯、綜合、適配、仿真和硬件測試。建議選擇電路模式1（附（附錄圖錄圖F2-2）；鍵）；鍵2、鍵、鍵1輸入輸入8位加數(shù)；鍵位加數(shù)；鍵4、鍵、鍵3輸入輸入8位被加數(shù)；數(shù)碼位被加數(shù)；數(shù)碼6和數(shù)碼和數(shù)碼5顯示顯

37、示加和；加和；D8顯示進位顯示進位cout。對于。對于5E+系統(tǒng)，須利用圖系統(tǒng)，須利用圖F1-2的輔助實驗板上的的輔助實驗板上的8位輸出位輸出信號加主板上的兩個撥碼開關(guān)作加法輸入數(shù)據(jù)。信號加主板上的兩個撥碼開關(guān)作加法輸入數(shù)據(jù)。(5) 實驗報告：詳細敘述實驗報告：詳細敘述8位加法器的設(shè)計流程；給出各層次的原理圖及其對應(yīng)的仿位加法器的設(shè)計流程；給出各層次的原理圖及其對應(yīng)的仿真波形圖；給出加法器的時序分析情況，分析此加法器的工作速度；最后給出硬件真波形圖；給出加法器的時序分析情況，分析此加法器的工作速度；最后給出硬件測試流程和結(jié)果。測試流程和結(jié)果。實驗與設(shè)計實驗與設(shè)計5-4 十六進制十六進制7段數(shù)碼

38、顯示譯碼器設(shè)計段數(shù)碼顯示譯碼器設(shè)計(1) 實驗?zāi)康模簩W(xué)習(xí)實驗?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器的段數(shù)碼顯示譯碼器的Verilog設(shè)計和硬件驗證。設(shè)計和硬件驗證。(2) 實驗原理：實驗原理：7段數(shù)碼是純組合電路。通常的小規(guī)模專用段數(shù)碼是純組合電路。通常的小規(guī)模專用IC，如，如74或或4000系列的器系列的器件只能作十進制件只能作十進制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制的，所碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制的，所以輸出表達都是十六進制的。為了滿足十六進制數(shù)的譯碼顯示，最方便的方法就是以輸出表達都是十六進制的。為了滿足十六進制數(shù)的譯碼顯示，最方便的方法就是利用利用Ver

39、ilog譯碼程序在譯碼程序在FPGA/CPLD中來實現(xiàn)。所以首先要設(shè)計一段程序。該程序中來實現(xiàn)。所以首先要設(shè)計一段程序。該程序可按照例可按照例4-1的的case語句表述方法，根據(jù)表語句表述方法，根據(jù)表5-3的真值表寫的真值表寫出程序。設(shè)輸入的出程序。設(shè)輸入的4位碼為位碼為A3:0，輸出控制輸出控制7段共陰數(shù)碼管（圖段共陰數(shù)碼管（圖5-59）的的7位數(shù)據(jù)為位數(shù)據(jù)為LED7S6:0。輸出信。輸出信號號LED7S的的7位分別接圖位分別接圖5-59的共的共陰數(shù)碼管的陰數(shù)碼管的7個段，高位在左，低個段，高位在左，低位在右。例如當位在右。例如當LED7S輸出為輸出為“1101101”時，數(shù)碼管的時，數(shù)碼管

40、的7個段個段g、f、e、d、c、b、a分別接分別接1、1、0、1、1、0、1；接有高電平的段發(fā)；接有高電平的段發(fā)亮，于是數(shù)碼管顯示亮，于是數(shù)碼管顯示“5”。這里沒。這里沒有考慮表示小數(shù)點的發(fā)光管，如果有考慮表示小數(shù)點的發(fā)光管，如果要考慮，需要增加段要考慮，需要增加段h，然后將，然后將LED7S改為改為8位輸出。位輸出。實驗與設(shè)計實驗與設(shè)計(3) 實驗內(nèi)容實驗內(nèi)容1：將設(shè)計好的：將設(shè)計好的Verilog譯碼器程序在譯碼器程序在Quartus II上進行編輯、編譯、綜上進行編輯、編譯、綜合、適配、仿真，給出其所有信號的時序仿真波形。提示：設(shè)仿真激勵信號時用輸合、適配、仿真，給出其所有信號的時序仿真

41、波形。提示：設(shè)仿真激勵信號時用輸入總線的方式給出輸入信號仿真數(shù)據(jù)，仿真波形圖如圖入總線的方式給出輸入信號仿真數(shù)據(jù)，仿真波形圖如圖5-58所示。所示。 (4)實驗內(nèi)容實驗內(nèi)容2：引腳鎖定及硬件測試。若用附錄：引腳鎖定及硬件測試。若用附錄1.4的的PK4系統(tǒng)實現(xiàn)，建議選擇實驗系統(tǒng)實現(xiàn)，建議選擇實驗電路模式電路模式6(參考圖參考圖F2-5)，用數(shù)碼，用數(shù)碼8顯示譯碼輸出顯示譯碼輸出(PIO46-PIO40)，鍵，鍵8、鍵、鍵7、鍵、鍵6和和鍵鍵5四位控制輸入，硬件驗證其工作性能。若是四位控制輸入，硬件驗證其工作性能。若是5E+系統(tǒng)，輸入碼系統(tǒng)，輸入碼A3:0可鎖定于上可鎖定于上方的方的4位撥碼開關(guān)（

42、位撥碼開關(guān)（Pin88、89、90、91），輸出信號），輸出信號LED7S6:0鎖定于數(shù)碼管鎖定于數(shù)碼管LEDC，對應(yīng)的引腳示于左下角（，對應(yīng)的引腳示于左下角（a、b、c、d、e、f、g、p分別對應(yīng)分別對應(yīng)Pin58、55、54、53、52、51、50、49。p對應(yīng)小數(shù)點）。對應(yīng)小數(shù)點）。實驗與設(shè)計實驗與設(shè)計(5) 實驗內(nèi)容實驗內(nèi)容3：用第：用第4章介紹的例化語句，按圖章介紹的例化語句，按圖5-60的方式連接成頂層設(shè)計電路的方式連接成頂層設(shè)計電路(用用Verilog表述表述)，圖中的，圖中的CNT4B是一個是一個4位二進制加法計數(shù)器，即例位二進制加法計數(shù)器，即例4-20。模塊。模塊DECL7S

43、即為以上的即為以上的7段譯碼設(shè)計文件。重復(fù)以上實驗過程。注意圖段譯碼設(shè)計文件。重復(fù)以上實驗過程。注意圖5-60中的中的tmp是是4位總線，位總線，led是是7位總線。位總線。 5E+系統(tǒng)上的系統(tǒng)上的3個數(shù)碼管都是共陰數(shù)碼管，其中兩個（個數(shù)碼管都是共陰數(shù)碼管，其中兩個（LEDA和和LEDB）已配有）已配有7段段16進制譯碼模塊，所以直接輸入進制譯碼模塊，所以直接輸入4位二進制數(shù)即可顯示數(shù)據(jù)。位二進制數(shù)即可顯示數(shù)據(jù)。LEDC沒有譯碼模塊。沒有譯碼模塊。 實驗與設(shè)計實驗與設(shè)計（6）實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括程序設(shè)計、軟件）實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括程序設(shè)計、軟

44、件編譯、仿真分析、硬件測試和實驗過程；設(shè)計程序、程序分析報告、仿真編譯、仿真分析、硬件測試和實驗過程；設(shè)計程序、程序分析報告、仿真波形圖及其分析報告。波形圖及其分析報告。對于對于5E+系統(tǒng)的演示，下載系統(tǒng)的演示，下載/KX_7C5EE+/EXPERIMENTs/EXP2_7S_DECODER/即可。此例定義：即可。此例定義：4位輸入由上方的位輸入由上方的4位撥碼開關(guān)控制，顯示數(shù)碼管是位撥碼開關(guān)控制，顯示數(shù)碼管是LEDC（注意此數(shù)碼管是（注意此數(shù)碼管是未譯碼的，與未譯碼的，與LEDA和和LEDB不同）。另外，下方的撥碼開關(guān)空閑時，都必不同）。另外，下方的撥碼開關(guān)空閑時，都必須撥向左側(cè)須撥向左側(cè)H

45、，因為它們與鍵復(fù)用），因為它們與鍵復(fù)用）實驗與設(shè)計實驗與設(shè)計5-5 原理圖輸入法設(shè)計原理圖輸入法設(shè)計8位十進制顯示的頻率計位十進制顯示的頻率計(1) 實驗?zāi)康模菏煜ぴ韴D輸入法中實驗?zāi)康模菏煜ぴ韴D輸入法中74系列等宏功能元件的使用方法，掌握系列等宏功能元件的使用方法，掌握更復(fù)雜的原理圖層次化設(shè)計技術(shù)和數(shù)字系統(tǒng)設(shè)計方法。完成更復(fù)雜的原理圖層次化設(shè)計技術(shù)和數(shù)字系統(tǒng)設(shè)計方法。完成8位十進制頻率位十進制頻率計的設(shè)計。此設(shè)計將會用到實驗計的設(shè)計。此設(shè)計將會用到實驗9-2。(2) 原理說明：利用原理說明：利用5.5節(jié)介紹的節(jié)介紹的2位計數(shù)器模塊，連接它們的計數(shù)進位，用位計數(shù)器模塊，連接它們的計數(shù)進位，用

46、四個計數(shù)模塊就能完成一個四個計數(shù)模塊就能完成一個8位有時鐘使能的計數(shù)器；對于測頻控制器的控位有時鐘使能的計數(shù)器；對于測頻控制器的控制信號，在仿真過程中應(yīng)該注意它們可能的毛刺現(xiàn)象。最后按照設(shè)計流程制信號，在仿真過程中應(yīng)該注意它們可能的毛刺現(xiàn)象。最后按照設(shè)計流程和方法即可完成全部設(shè)計。和方法即可完成全部設(shè)計。(3) 實驗內(nèi)容實驗內(nèi)容1：首先根據(jù)：首先根據(jù)5.5節(jié)完成節(jié)完成2位頻率計的設(shè)計，包括各模塊和頂層位頻率計的設(shè)計，包括各模塊和頂層系統(tǒng)的仿真測試，然后進行硬件測試，建議選擇電路模式系統(tǒng)的仿真測試，然后進行硬件測試，建議選擇電路模式6（附錄圖（附錄圖F2-5）；）；數(shù)碼數(shù)碼2和和1顯示輸出頻率值，待測頻率顯示輸出頻率值，待測頻率F_IN接接clock0；測頻控制時鐘；測頻控制時鐘CLK接接clock2，若選擇，若選擇clock2=8Hz（如果實驗系統(tǒng)無此時鐘頻率，可從其他頻率（如果實驗系統(tǒng)無此時鐘頻率，可從其他頻率用用D觸發(fā)器分頻得到），門控信號觸發(fā)器分頻得到），門控信號CNT_EN的脈寬恰好為的脈寬恰好為1s。對于對于5E+系統(tǒng)，兩位十進制輸出顯示可直接利用主板上的兩個數(shù)碼管顯示。系統(tǒng)，