第6章時序邏輯電路的分析與設(shè)計(jì)

1、2022-4-2316 . 6 . 時序邏輯電路的分析與設(shè)計(jì)時序邏輯電路的分析與設(shè)計(jì) 6.1 時序邏輯電路的基本概念 6.2 同步時序邏輯電路的分析 6.3 同步 時序邏輯電路的設(shè)計(jì) 6.4 異步 時序邏輯電路的分析 6.5 若干典型的時序邏輯集成電路 6.6 *用Verilog描述時序邏輯電路 6.7* 時序邏輯可編程邏輯器件2022-4-2321. 掌握時序邏輯電路功能的表達(dá)方法及其相互轉(zhuǎn)換；2. 掌握同步時序邏輯電路的分析和設(shè)計(jì)方法；3. 掌握異步時序邏輯電路的分析方法；4. 掌握典型時序邏輯電路計(jì)數(shù)器、寄存器、移位寄存器的邏輯功能及其應(yīng)用；5. 了解時序可編程器件。教學(xué)要求教學(xué)要求20

2、22-4-2336.1 時序邏輯電路基本概念時序邏輯電路基本概念樓房電梯控制樓房電梯控制引入時序邏輯問題引入時序邏輯問題 電梯的控制電路需要根據(jù)電梯內(nèi)和各樓層入口處按鍵信號，以及電梯當(dāng)前的狀態(tài)，來決定電梯的上升上升或下降下降，同時將電梯當(dāng)前所處的樓層輸出顯示。按鍵信號輸入信號輸入信號，升降控制和所處樓層顯示輸出信號輸出信號； 控制電路必須具有存儲單元用以記憶，定義電梯當(dāng)前所處的樓層現(xiàn)態(tài)現(xiàn)態(tài)，將要達(dá)到的樓層次態(tài)次態(tài)，樓層的變換為狀態(tài)轉(zhuǎn)換狀態(tài)轉(zhuǎn)換； 電梯的升降不僅取決于當(dāng)前按鍵輸入信號，而且取決于電梯當(dāng)前的狀態(tài)。確定狀態(tài)如何轉(zhuǎn)換的信號激勵信號激勵信號。 輸入信號、輸出信號、激勵信號以及現(xiàn)態(tài)、次態(tài)及

3、其狀態(tài)轉(zhuǎn)換是時序邏輯問題研究的主要內(nèi)容。2022-4-2346.1 時序邏輯電路基本概念時序邏輯電路基本概念1. 時序電路的模型時序電路的模型時序邏輯電路由進(jìn)行邏輯運(yùn)算的組合電路和起記憶作用的存儲電路存儲電路組成。電路模型如圖。6.1.1 時序邏輯電路模型與分類時序邏輯電路模型與分類輸入信號 I，I=( I1，I2，Ii )輸出信號 O，O=( O1，O2，Oj )激勵信號 E，E=( E1，E2，Ek )狀態(tài)信號 S，S=( S1，S2，Sm )輸出方程組： O=f ( I，S)激勵方程組： E= g ( I，S)狀態(tài)方程組： Sn+1=h ( E，S)存儲電路的輸入信號存儲電路的輸出信號觸

4、發(fā)器或鎖存器構(gòu)成輸出信號是輸入I與狀態(tài)S的函數(shù)激勵信號是輸入I與狀態(tài)S的函數(shù)次態(tài)是激勵E與狀態(tài)S的函數(shù)2022-4-2356.1 時序邏輯電路基本概念時序邏輯電路基本概念時序邏輯電路具有以下特征：時序邏輯電路具有以下特征：.時序邏輯電路由組合邏輯電路和存儲電路組成。.時序邏輯電路的狀態(tài)變化，不僅與該當(dāng)前的輸入信號有關(guān)，而且與電路當(dāng)前的狀態(tài)有關(guān)。 .時序邏輯電路在任意時刻的輸出信號，不僅與該當(dāng)前的輸入信號有關(guān)，而且與電路當(dāng)前的狀態(tài)有關(guān)。 6.1.1 時序邏輯電路模型與分類時序邏輯電路模型與分類2022-4-2366.1 時序邏輯電路基本概念時序邏輯電路基本概念2. 異步時序電路與同步時序電路異步

5、時序電路與同步時序電路時序邏輯電路 同步時序邏輯電路 異步時序邏輯電路同步時序邏輯電路同步時序邏輯電路：存儲電路一般用觸發(fā)器實(shí)現(xiàn)，各觸發(fā)器的時鐘端均與統(tǒng)一的時鐘脈沖信號相連接與統(tǒng)一的時鐘脈沖信號相連接，各觸發(fā)器狀態(tài)改變受同一時鐘信號的控制，它們的狀態(tài)在同一時刻更新它們的狀態(tài)在同一時刻更新。目前較復(fù)雜的時序電路廣泛采用同步時序邏輯電路實(shí)現(xiàn)。異步時序邏輯電路異步時序邏輯電路：沒有統(tǒng)一的時鐘脈沖或沒有時鐘脈沖，電路的狀態(tài)更新不是同時發(fā)生的。 異步時序邏輯電路又分為脈沖脈沖異步時序電路觸發(fā)器組成，電平電平異步時序電路鎖存器組成。6.1.1 時序邏輯電路模型與分類時序邏輯電路模型與分類2022-4-23

6、76.1 時序邏輯電路基本概念時序邏輯電路基本概念以同步時序電路為例對以同步時序電路為例對狀態(tài)狀態(tài)進(jìn)行說明進(jìn)行說明.時序邏輯電路是狀態(tài)狀態(tài)依賴的，故又稱為狀態(tài)機(jī)狀態(tài)機(jī)，本章只限于討論有限數(shù)量存儲單元構(gòu)成的狀態(tài)機(jī)有限狀態(tài)機(jī)； .電路的狀態(tài)是由觸發(fā)器的狀態(tài)組合而成，具有n個觸發(fā)器的時序電路具有2n個狀態(tài)，例如n=2， 22 =4，電路具有4個狀態(tài)：00、01、10、11；.在有效邊沿觸發(fā)前電路的狀態(tài)為現(xiàn)態(tài)現(xiàn)態(tài)，有效邊沿觸發(fā)后電路的狀態(tài)為次態(tài)次態(tài)，次態(tài)次態(tài)僅僅表示狀態(tài)變化時的新狀態(tài)，變化后又是現(xiàn)態(tài)現(xiàn)態(tài)；. 狀態(tài)的變化產(chǎn)生的次態(tài)次態(tài)取決于輸入信號和現(xiàn)態(tài)現(xiàn)態(tài)，輸出信號也取決于輸入信號和現(xiàn)態(tài)現(xiàn)態(tài)，或者僅取

7、決于現(xiàn)態(tài)現(xiàn)態(tài)。6.1.1 時序邏輯電路模型與分類時序邏輯電路模型與分類2022-4-2386.1 時序邏輯電路基本概念時序邏輯電路基本概念6.1.2 時序電路功能的表達(dá)時序電路功能的表達(dá)組合邏輯關(guān)系的表達(dá)方法 輸出函數(shù)表達(dá)式 真值表 卡諾圖時序電路功能的表達(dá)方法 方程組 狀態(tài)表 狀態(tài)圖 時序圖 時序電路功能的四種表達(dá)方法表示的是同一種同一種邏輯關(guān)系，它們可以相互轉(zhuǎn)換，在時序電路分析和設(shè)計(jì)往往需要利用各種表達(dá)方法。下面通過一個實(shí)例實(shí)例，講解時序電路功能的四種表達(dá)方式及相互轉(zhuǎn)換。 輸出方程組 激勵方程組 狀態(tài)方程組2022-4-2396.1 時序邏輯電路基本概念時序邏輯電路基本概念考察如圖所示電路

8、有效的同步時序電路1. 邏輯方程組邏輯方程組(1). 輸出方程組A)QQ(Y10(2). 激勵方程組A)QQ(D100A QD01(3). 狀態(tài)方程組由激勵方程代入觸發(fā)器特性方程得到A)QQ(Q101n0A QQ01n1D觸發(fā)器特性方程：Qn+1=DQ0+Q16.1.2 時序電路功能的表達(dá)時序電路功能的表達(dá)2022-4-2310A=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0 QQ1n11n1 A=1/Y6.1 時序邏輯電路基本概念時序邏輯電路基本概念2. 狀態(tài)表狀態(tài)表(1). 輸出方程組A)QQ(Y10(2). 激勵方程組A)QQ(D100A QD01(3). 狀態(tài)方程組A

9、)QQ(Q101n0A QQ01n1Q1 Q0 A Y 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 1 0 1 0 1 0 0 0 0 1 1 0 1 1 1 0 1 1 0 0 0 1 1 1 1 0 1 01n1Q1n0Q狀態(tài)真值表常用是狀態(tài)表狀態(tài)表，與狀態(tài)真值表等效，為其集約形式。0 0/00 0/10 0/10 0/11 0/00 1/01 1/00 1/0狀態(tài)表電路電路方程組方程組狀態(tài)真值表狀態(tài)真值表狀態(tài)表狀態(tài)表6.1.2 時序電路功能的表達(dá)時序電路功能的表達(dá)2022-4-23116.1 時序邏輯電路基本概念時序邏輯電路基本概念3. 狀態(tài)圖狀態(tài)圖

10、204由狀態(tài)表很方便得到狀態(tài)圖。0 0/00 0/10 0/10 0/11 0/00 1/01 1/00 1/0狀態(tài)表A=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0QQ1n11n1A=1/Y狀態(tài)圖00011110 0/0Q1Q0 A/Y 0/10/1 0/1 1/0 1/0 1/0 1/06.1.2 時序電路功能的表達(dá)時序電路功能的表達(dá)2022-4-23126.1 時序邏輯電路基本概念時序邏輯電路基本概念4. 時序圖時序圖由狀態(tài)表或狀態(tài)圖、輸出方程組很方便得到時序圖。 CP A 0 0/00 0/10 0/10 0/11 0/00 1/01 1/00 1/0狀態(tài)表A=00

11、00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0QQ1n11n1A=1/YA)QQ(Y10Q0Q1Y輸出方程時序圖時有時并沒有完全表達(dá)電路狀態(tài)轉(zhuǎn)換全過程，如圖沒有表達(dá)狀態(tài)為11，A=0時狀態(tài)轉(zhuǎn)換輸入波形自擬0000010001116.1.2 時序電路功能的表達(dá)時序電路功能的表達(dá)2022-4-23136.2 同步同步時序電路分析時序電路分析時序邏輯電路分析的任務(wù)時序邏輯電路分析的任務(wù) 同步時序電路的分析實(shí)際上是一個讀圖、識圖的過程。 對給定的同步時序電路，分析其在輸入信號和時鐘的作用下，其狀態(tài)和輸出信號變化的規(guī)律，進(jìn)而理解電路的邏輯功能和工作特性。分析的關(guān)鍵分析的關(guān)鍵：找出電路狀態(tài)和輸出

12、變化的規(guī)律找出電路狀態(tài)和輸出變化的規(guī)律。 分析過程的主要表現(xiàn)形式：時序電路的邏輯功能是由其狀態(tài)和輸出信號的變化規(guī)律呈現(xiàn)出來的。所以，分析過程主要是列出電路狀態(tài)表或畫出狀態(tài)圖、時序圖。2022-4-23146.2 同步同步時序電路分析時序電路分析同步同步時序邏輯電路分析時序邏輯電路分析方法方法 代數(shù)法代數(shù)法1.了解電路的組成：電路的輸入、輸出信號、觸發(fā)器的類型等。2. 根據(jù)給定的時序電路圖，寫出下列各邏輯方程組：(1). 對應(yīng)每個輸出變量導(dǎo)出輸出方程，組成輸出方程組輸出方程組；(2). 對應(yīng)各觸發(fā)器每個輸入變量導(dǎo)出激勵方程，組成激勵方程組激勵方程組；(3). 將每個觸發(fā)器的激勵方程代入相應(yīng)觸發(fā)器

13、特性方程，得各觸發(fā)器狀態(tài)方程，組成狀態(tài)方程組狀態(tài)方程組。 3. 根據(jù)狀態(tài)方程組和輸出方程組，列出電路的狀態(tài)表狀態(tài)表，畫出狀態(tài)圖狀態(tài)圖，或擬定一典型輸入序列畫出時序圖時序圖；4. 確定電路的邏輯功能，并用文字描述電路邏輯功能。6.2.1 分析同步時序電路一般步驟分析同步時序電路一般步驟2022-4-23156.2 同步同步時序電路分析時序電路分析例例6.2.1 分析如圖所示電路分析如圖所示電路6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例解：解：1. 了解電路組成了解電路組成兩個T 觸發(fā)器組成的同步時序電路，觸發(fā)。 2. 寫出各方程組寫出各方程組輸出方程組：Y=AQ0Q1激勵方程組

14、：T0=A，T1=AQ0將激勵方程組代入T觸發(fā)器的特性方程得狀態(tài)方程組T觸發(fā)器的特性方程Q TQ TQTQ1n01n0QAQ101n1Q)AQ(Q2022-4-2316將現(xiàn)態(tài)和輸入邏輯值一一代入狀態(tài)方程組和輸出方程組計(jì)算次態(tài)和輸出值，即可填狀態(tài)表。采用分析方法填狀態(tài)表只有當(dāng)A=Q0=Q1=1，Y=1A=0時，A=1時，6.2 同步同步時序電路分析時序電路分析3. 根據(jù)狀態(tài)方程組和輸出方程組，列出狀態(tài)表，畫出狀態(tài)圖；根據(jù)狀態(tài)方程組和輸出方程組，列出狀態(tài)表，畫出狀態(tài)圖；狀態(tài)方程組：輸出方程組：Y=AQ0Q101n0QAQ101n1Q)AQ(Q0 0/00 1/01 0/01 1/00 1/01 0

15、/01 1/00 0/1狀態(tài)表A=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0QQ1n11n1A=1/Y01n0QQ11n1QQ01n0QQ101n1QQQ6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23176.2 同步同步時序電路分析時序電路分析3. 根據(jù)狀態(tài)表，畫出狀態(tài)圖；根據(jù)狀態(tài)表，畫出狀態(tài)圖；狀態(tài)圖00011011 0/0 1/0 1/1 1/0 0/0 1/00 0/00 1/01 0/01 1/00 1/01 0/01 1/00 0/1狀態(tài)表A=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0QQ1n11n1A=1/YQ

16、1Q0 A/Y 0/0 0/0A=0，狀態(tài)不變；A=1，狀態(tài) +1；6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23186.2 同步同步時序電路分析時序電路分析3. 根據(jù)狀態(tài)圖，畫出時序圖；根據(jù)狀態(tài)圖，畫出時序圖；0 1 0 1 0 0 1 1 0 1 00 0 1 1 0 0 0 0 1 1 0Y=AQ0Q1輸出信號Y的下降沿可用于觸發(fā)進(jìn)位操作；當(dāng)A受干擾于處產(chǎn)生低電平，則造成處虛假進(jìn)位信號。典型輸入序列111101011111 1 1 1 0 1 0 1 1 1 16.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23196.2 同步同

17、步時序電路分析時序電路分析 4. 確定電路的邏輯功能。確定電路的邏輯功能。觀察狀態(tài)圖和時序圖可知，電路是一個由信號A控制的可控二進(jìn)制計(jì)數(shù)器。當(dāng)A=0時停止計(jì)數(shù)，電路狀態(tài)保持不變；當(dāng)A=1時，在CP上升沿到來后電路狀態(tài)值加1，一旦計(jì)數(shù)到11狀態(tài)，Y 輸出1，且電路狀態(tài)將在下一個CP上升沿回到00。輸出信號Y的下降沿可用于觸發(fā)進(jìn)位操作。 6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例計(jì)數(shù)器：計(jì)數(shù)器：每來1個脈沖，+1加1計(jì)數(shù)器， 1減1計(jì)數(shù)器。2022-4-23206.2 同步同步時序電路分析時序電路分析同步同步時序邏輯電路分析時序邏輯電路分析另一種方法另一種方法 表格法表格法1.了

18、解電路的組成：電路的輸入、輸出信號、觸發(fā)器的類型等。2. 根據(jù)給定的時序電路圖，寫出下列各邏輯方程組；(1). 對應(yīng)每個輸出變量導(dǎo)出輸出方程，組成輸出方程組；(2). 對應(yīng)各觸發(fā)器每個輸入變量導(dǎo)出激勵方程，組成激勵方程組；(3). 列電路次態(tài)真值表；3. 根據(jù)次態(tài)真值表和輸出方程組，列出電路的狀態(tài)表，畫出狀態(tài)圖，或擬定一典型輸入序列畫出時序圖；4. 確定電路的邏輯功能，并用文字描述電路邏輯功能。 與代數(shù)法比較，僅標(biāo)紅色處不同。無論何種方法，都是要得到狀態(tài)表，狀態(tài)圖，時序圖，從而確定電路的邏輯功能。6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-2321例例6.2.2

19、用表格法分析下圖所示同步時序邏輯電路。用表格法分析下圖所示同步時序邏輯電路。2. 寫出輸出方程組和激勵方程組寫出輸出方程組和激勵方程組011QAKJ1KJ00激勵方程組6.2 同步同步時序電路分析時序電路分析解：1. 了解電路組成了解電路組成兩個JK 觸發(fā)器組成的同步時序電路，觸發(fā)。輸出Z與輸入A無直接關(guān)系。輸出方程組：Z = Q0Q16.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-2322列電路次態(tài)真值表輸入 A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 現(xiàn)態(tài)Q1 Q0 激勵函數(shù)J1 K1 J0 K0 次態(tài)yQ1

20、n21n0QQ1n11n10 01 10 01 11 10 01 10 01 11 11 11 11 11 11 11 101101001101010106.2 同步同步時序電路分析時序電路分析例例6.2.2 用表格法分析下圖所示同步時序邏輯電路。011QAKJ1KJ00激勵輸出：Z = Q0Q1為了得到次態(tài)，列JK觸發(fā)器功能表。J K Qn+1 功能0 0 Q 保持0 1 0 置01 0 1 置11 1 Q 翻轉(zhuǎn)JK觸發(fā)器功能表6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-2323 電路次態(tài)真值表輸入 A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0

21、 1 0 1 1 1 0 1 1 1 現(xiàn)態(tài)Q1 Q0 激勵函數(shù)J1 K1 J0 K0 次態(tài)yQ1n21n0QQ1n11n10 01 10 01 11 10 01 10 01 11 11 11 11 11 11 11 101101001101010103.根據(jù)電路次態(tài)真值表和輸出函數(shù)方程，作出狀態(tài)表和狀態(tài)圖根據(jù)電路次態(tài)真值表和輸出函數(shù)方程，作出狀態(tài)表和狀態(tài)圖0 11 01 10 01 10 00 11 06.2 同步同步時序電路分析時序電路分析A=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0Q y1n11n1A=1狀態(tài)表Z0001Z = Q0Q16.2.2 同步時序邏輯電路分析

22、舉例同步時序邏輯電路分析舉例2022-4-23243. 根據(jù)狀態(tài)表，畫出狀態(tài)圖；根據(jù)狀態(tài)表，畫出狀態(tài)圖；狀態(tài)圖00/001/010/011/1 0 0 0 0 1 1 1 1電路是一個2位二進(jìn)制數(shù)可逆計(jì)數(shù)器。電路輸入A=0 加1計(jì)數(shù) 0001 10 11電路輸入A=1 減1計(jì)數(shù) 0011 10 016.2 同步同步時序電路分析時序電路分析Q1Q0/Z AA=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0Q y1n11n1A=1狀態(tài)表Z0 11 01 10 01 10 00 11 000016.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-2325A=00

23、 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0Q y1n11n1A=1狀態(tài)表Z0 11 01 10 01 10 00 11 000013. 擬定一典型輸入序列擬定一典型輸入序列111100000畫時序圖畫時序圖 5061 2 3 4 5 6 7 8 9 CPA0011Q1Q010Z借位操作Z進(jìn)位操作010001101100016.2 同步同步時序電路分析時序電路分析Z4. 確定電路的邏輯功能：確定電路的邏輯功能：電路是一個2位二進(jìn)制數(shù)可逆計(jì)數(shù)器，輸出Z作為進(jìn)位或借位操作。6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23266.2 同步同步時序電路分析時

24、序電路分析例例6.2.3 分析如圖所分析如圖所示電路。示電路。 104解：解：1. 了解電路組成了解電路組成3個D觸發(fā)器組成同步時序電路，觸發(fā)。無輸入信號，狀態(tài)即輸出。2. 寫出各方程組寫出各方程組輸出方程組：Z0=Q0，Z1=Q1 ，Z2=Q2激勵方程組：010QQD 01QD 12QD 6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23276.2 同步同步時序電路分析時序電路分析例例6.2.3 將激勵方程組代入將激勵方程組代入D觸發(fā)器的特性方程得狀態(tài)方程組觸發(fā)器的特性方程得狀態(tài)方程組0101n0QQDQ011n1QDQ121n2QDQ3. 列出其狀態(tài)表列出其狀態(tài)

25、表012QQQ1n01+n11n2QQQ 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0狀態(tài)表1 1 01 0 00 1 00 0 11 1 01 0 00 1 00 0 1畫出其狀態(tài)圖畫出其狀態(tài)圖6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23286.2 同步同步時序電路分析時序電路分析例例6.2.3 狀態(tài)圖分析狀態(tài)圖分析 001、010、100形成閉合回路，正常工作時狀態(tài)總是按閉合回路循環(huán)變化，這三個狀態(tài)構(gòu)成有效序列，稱為有效狀態(tài)。 其余五個狀態(tài)為無效狀態(tài)。 無論電路的初始狀態(tài)如何，經(jīng)過若干CP脈沖之后，總能進(jìn)入

26、有效序列，電路具有的這種能力稱為自啟動能力自啟動能力。6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23296.2 同步同步時序電路分析時序電路分析例例6.2.3 根據(jù)狀態(tài)圖畫出時序圖根據(jù)狀態(tài)圖畫出時序圖4. 確定其邏輯功能確定其邏輯功能由狀態(tài)圖可見，電路的有效狀態(tài)是三位循環(huán)碼； 0 0 1 從時序圖可看出，電路正常工作時，3個觸發(fā)器的Q端輪流出現(xiàn)一個寬度為一個CP周期脈沖信號，循環(huán)周期為3TCP電路的功能為脈沖分配器或節(jié)拍脈沖產(chǎn)生器。6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23306.2 同步同步時序電路分析時序電路分析米利米利

27、( Mealy ) 型和穆爾型和穆爾( Moore )型時序電路型時序電路 204Mealy型時序電路：型時序電路：電路輸出是輸入變量與觸發(fā)器狀態(tài)的函數(shù)。即：輸出與輸入有直接的關(guān)系，輸出方程中含輸入變量。例6.2.1是Mealy型輸出：Y=AQ0Q16.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23316.2 同步同步時序電路分析時序電路分析米利米利 ( Mealy ) 型和穆爾型和穆爾( Moore )型時序電路型時序電路Moore型時序電路：型時序電路：電路輸出僅僅是觸發(fā)器狀態(tài)的函數(shù)。即：輸出與輸入沒有直接的關(guān)系，輸出方程中不含輸入變量。例6.2.2是Moore

28、型輸出：Z =Q0Q1例6.2.3是特殊Moore型，狀態(tài)就是輸出。6.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-23326.2 同步同步時序電路分析時序電路分析米利米利 ( Mealy ) 型和穆爾型和穆爾( Moore )型時序電路型時序電路Mealy型、 Moore型時序電路的狀態(tài)表和狀態(tài)圖略有區(qū)別。例6.2.2 Moore型狀態(tài)圖00/001/010/011/1 0 0 0 0 1 1 1 1Q1Q0/Z A00011011 0/0 1/0 1/1 1/0 0/0 1/0Q1Q0 A/Y 0/0 0/0例6.2.1 Mealy型狀態(tài)圖6.2.2 同步時序邏輯

29、電路分析舉例同步時序邏輯電路分析舉例2022-4-23336.2 同步同步時序電路分析時序電路分析米利米利 ( Mealy ) 型和穆爾型和穆爾( Moore )型時序電路型時序電路Mealy型、 Moore型時序電路的狀態(tài)表和狀態(tài)圖略有區(qū)別。0 0/00 1/01 0/01 1/00 1/01 0/01 1/00 0/1例6.2.1 Mealy型狀態(tài)表A=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0QQ1n11n1A=1/Y0 11 01 10 01 10 00 11 0A=00 00 11 01 1 現(xiàn)態(tài)Q1 Q0次態(tài)yQ1n21n0Q y1n11n1A=1例6.2.2

30、Moore型狀態(tài)表Z00016.2.2 同步時序邏輯電路分析舉例同步時序邏輯電路分析舉例2022-4-2334同步時序邏輯電路的設(shè)計(jì)是分析的逆過程，其任務(wù)是根據(jù)實(shí)際邏輯問題的要求，設(shè)計(jì)出能實(shí)現(xiàn)給定邏輯功能的電路。設(shè)計(jì)目標(biāo)：使用盡可能少觸發(fā)器和邏輯門實(shí)現(xiàn)預(yù)定邏輯功能。形成原始狀態(tài)圖和原始狀態(tài)表設(shè)計(jì)的一般步驟設(shè)計(jì)的一般步驟設(shè)計(jì)要求分析設(shè)計(jì)要求求出最簡狀態(tài)表狀態(tài)化簡得到二進(jìn)制狀態(tài)表狀態(tài)編碼求出激勵函數(shù)和輸出函數(shù)最簡表達(dá)式選擇觸發(fā)器類型畫邏輯電路圖6.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)6.3.1 設(shè)計(jì)同步時序電路一般步驟設(shè)計(jì)同步時序電路一般步驟2022-4-23356.3 同步時序電路設(shè)計(jì)同步時序電

31、路設(shè)計(jì)(1). 根據(jù)給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表；明確電路的輸入條件和相應(yīng)的輸出要求，分別確定輸入變量和輸出變量的數(shù)目和符號；找出所有可能的狀態(tài)和狀態(tài)轉(zhuǎn)換之間的關(guān)系建立原始狀態(tài)圖。根據(jù)原始狀態(tài)圖建立原始狀態(tài)表。(2). 狀態(tài)化簡消去多余狀態(tài)，求出最簡狀態(tài)表。(3). 狀態(tài)編碼 給每個狀態(tài)賦以二進(jìn)制代碼。(4). 選擇觸發(fā)器的類型，求出電路的激勵方程和輸出方程 。(5). 畫出邏輯圖并檢查自啟動能力若不能自啟動，要修改設(shè)計(jì)。 實(shí)際設(shè)計(jì)中，并不是每一個步驟都要執(zhí)行，可根據(jù)具體情況簡化或省略一些步驟。6.3.1 設(shè)計(jì)同步時序電路一般步驟設(shè)計(jì)同步時序電路一般步驟2022-4-23366.3

32、 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì) 有些設(shè)計(jì)要求必須從指定的初始狀態(tài)工作。這時，應(yīng)利用觸發(fā)器的直接置0、置1功能，在開始工作前先將電路置為初始狀態(tài)。手動復(fù)位電路當(dāng)人工按下按鍵，輸出0復(fù)位進(jìn)入初始狀態(tài)，松開輸出1復(fù)位結(jié)束。上電自動復(fù)位電路上電時電容電壓不能突變，輸出0復(fù)位進(jìn)入初始狀態(tài)，稍后輸出1復(fù)位結(jié)束。6.3.1 設(shè)計(jì)同步時序電路一般步驟設(shè)計(jì)同步時序電路一般步驟2022-4-23376.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)關(guān)于觸發(fā)器的激勵表關(guān)于觸發(fā)器的激勵表 在時序邏輯電路設(shè)計(jì)中，要求從已知現(xiàn)態(tài)轉(zhuǎn)移轉(zhuǎn)移到某種次態(tài)，求觸發(fā)器的激勵方程。 觸發(fā)器的激勵表反應(yīng)了觸發(fā)器從現(xiàn)態(tài)Q轉(zhuǎn)移到某種次態(tài)Qn+1時

33、，對輸入信號的要求。即把現(xiàn)態(tài)和次態(tài)當(dāng)作自變量，把觸發(fā)器的輸入當(dāng)作因變量。激勵表可以從功能表導(dǎo)出。J K Qn+1 功能0 0 Q 保持0 1 0 置01 0 1 置11 1 Q 翻轉(zhuǎn)JK觸發(fā)器功能表JK觸發(fā)器激勵表Q Qn+1 0 0 0 1 1 0 1 1J Kd0d1d1d06.3.1 設(shè)計(jì)同步時序電路一般步驟設(shè)計(jì)同步時序電路一般步驟2022-4-23386.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)關(guān)于觸發(fā)器的激勵表關(guān)于觸發(fā)器的激勵表 觸發(fā)器的激勵表把現(xiàn)態(tài)和次態(tài)當(dāng)作自變量，把觸發(fā)器的輸入當(dāng)作因變量。激勵表可以從功能表導(dǎo)出。DD觸發(fā)器激勵表Q Qn+1 0 0 0 1 1 0 1 10101D

34、Qn+1 功能0 0 置01 1 置1D觸發(fā)器功能表 可以看出D= Qn+1，在用D觸發(fā)器設(shè)計(jì)時序電路時，對應(yīng)觸發(fā)器狀態(tài)表達(dá)式和激勵表達(dá)式是一致的。6.3.1 設(shè)計(jì)同步時序電路一般步驟設(shè)計(jì)同步時序電路一般步驟2022-4-23396.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)6.3.2 同步時序邏輯電路同步時序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例例例6.3.2 設(shè)計(jì)一序列編碼檢測器。當(dāng)檢測到輸入信號出現(xiàn)110序列編碼時，輸出信號為1，否則輸出信號為0。解：本設(shè)計(jì)每一個步驟都不能少。首先確定電路模型Mealy型，即110的0一到就輸出1。(1). 根據(jù)給定的邏輯功能建立原始狀態(tài)圖和原始狀態(tài)表；根據(jù)給定的邏輯功能建

35、立原始狀態(tài)圖和原始狀態(tài)表；確定輸入、輸出變量的數(shù)目和符號1個輸入A， 1個輸出Y ；找出所有可能的狀態(tài)和狀態(tài)轉(zhuǎn)換之間的關(guān)系建立原始狀態(tài)圖。 首先確定初始狀態(tài)，然后從初始狀態(tài)出發(fā)考慮在各種輸入作用下狀態(tài)轉(zhuǎn)移和輸出響應(yīng)，只有當(dāng)某個狀態(tài)下輸入信號作用的結(jié)果不能用已有狀態(tài)表示時，才增加新狀態(tài)。根據(jù)原始狀態(tài)圖建立原始狀態(tài)表。連續(xù)3個有效邊沿出現(xiàn)1102022-4-2340例例6.3.2 設(shè)計(jì)110序列檢測器6.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)建立初始狀態(tài)a狀態(tài) 只有當(dāng)某個狀態(tài)下輸入信號作用的結(jié)果不能用已有狀態(tài)表示時，才增加新狀態(tài)，并確定各時刻電路的輸出。 aa狀態(tài)：意義： 無關(guān)01輸入：無關(guān)不需新增

36、狀態(tài)0/0110的1，需記憶，新增狀態(tài)b b1/0b記憶1010，無關(guān)不需新增狀態(tài)0/01110的11，需記憶，新增狀態(tài)c c1/0c記憶110110輸出1，需記憶，新增狀態(tài)d d0/11110的11，狀態(tài)c1/0d記憶11000/011/06.3.2 同步時序邏輯電路同步時序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例2022-4-23416.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)根據(jù)原始狀態(tài)圖建立原始狀態(tài)表 a0/0 b1/00/0 c1/0 d0/11/00/01/0 a/0a/0d/1a/0b/0c/0c/0b/0原始狀態(tài)表A=0abcd 現(xiàn)態(tài) S次態(tài)/輸出 Sn+1/YA=1原始狀態(tài)圖6.3.2 同步時序

37、邏輯電路同步時序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例2022-4-23426.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)(2). 狀態(tài)化簡狀態(tài)化簡求出最簡狀態(tài)表 ；合并等價狀態(tài)，消去多余狀態(tài)的過程稱為狀態(tài)化簡。狀態(tài)數(shù)目越少，需要觸發(fā)器數(shù)目越少，電路越簡單，故要進(jìn)行狀態(tài)化簡。等價狀態(tài)等價狀態(tài)：在相同的輸入下有相同的輸出，并轉(zhuǎn)換到同一個次態(tài)去的兩個狀態(tài)稱為等價狀態(tài)。從狀態(tài)表進(jìn)行考察觀察現(xiàn)態(tài)中a和d兩行可以看出狀態(tài)a、d 是等價狀態(tài)。去掉狀態(tài)d，得到最簡狀態(tài)表如圖常用的狀態(tài)化簡方法有：觀察法、輸出分類法、隱含表法。 a/0a/0d/1a/0b/0c/0c/0b/0原始狀態(tài)表A=0abcd 現(xiàn)態(tài) S次態(tài)/輸出 Sn+1

38、/YA=1 a/0a/0a/1b/0c/0c/0最簡狀態(tài)表A=0abc 現(xiàn)態(tài) S次態(tài)/輸出 Sn+1/YA=16.3.2 同步時序邏輯電路同步時序邏輯電路設(shè)計(jì)設(shè)計(jì)舉例舉例2022-4-23436.3 同步時序電路設(shè)計(jì)同步時序電路設(shè)計(jì)(3). 狀態(tài)編碼狀態(tài)編碼對每一個狀態(tài)指定一個二進(jìn)制編碼。 最簡狀態(tài)表的狀態(tài)是用字母或數(shù)字表示，為了和電路中觸發(fā)器的狀態(tài)對應(yīng)，其狀態(tài)必須用二進(jìn)制代碼表示。采用狀態(tài)編碼方案不同，設(shè)計(jì)出來電路的復(fù)雜程度不同。狀態(tài)編碼的任務(wù)：、確定二進(jìn)制代碼的位數(shù)。由于1個觸發(fā)器只能表示1位二進(jìn)制碼，所以若需要n位二進(jìn)制代碼，就需要n個觸發(fā)器。若狀態(tài)數(shù)為M，觸發(fā)器的個數(shù)為n，則滿足： 2

39、n-1 n tpd6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23926.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路典型集成電路中規(guī)模集成電路74HC/HCT393中集成了兩個4位異步二進(jìn)制加1計(jì)數(shù)器，在 5V、25工作條件下，74HC/HCT393中每級觸發(fā)器的傳輸延遲時間典型值為6ns。下降沿觸發(fā)，具有直接清0端可以將1Q3與2CP連接，從1CP輸入計(jì)數(shù)脈沖，構(gòu)成8位異步二進(jìn)制加1計(jì)數(shù)器，即256進(jìn)制加1計(jì)數(shù)器。74HC393邏輯符號6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23936.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路(2) 同步二進(jìn)制計(jì)數(shù)器 為了提高計(jì)數(shù)速度，可采用同

40、步計(jì)數(shù)器。其特點(diǎn)是，計(jì)數(shù)脈沖作為時鐘信號同時接入各觸發(fā)器的時鐘輸入端。當(dāng)計(jì)數(shù)脈沖到來時，所有應(yīng)該翻轉(zhuǎn)的觸發(fā)器同時翻轉(zhuǎn)，而保持不變的觸發(fā)器保持狀態(tài)不變。 同步計(jì)數(shù)器的每一個觸發(fā)器相對于計(jì)數(shù)脈沖都只有1tpd的延時，由于不存在異步計(jì)數(shù)器進(jìn)位造成的延時時間積累，所以能取得較高的計(jì)數(shù)速度。6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23946.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路工作原理電路的狀態(tài)變化如表一種設(shè)計(jì)方案是采用T觸發(fā)器，觸發(fā)器需要翻轉(zhuǎn)時，T=1，觸發(fā)器不需要翻轉(zhuǎn)時， T=0。Q0在每個CP都翻轉(zhuǎn)一次， T0 =1Q1僅在Q0=1后的下一個CP到來時翻轉(zhuǎn)， T1 = Q0 Q2僅在

41、Q1Q0=11后的下一個CP到來時翻轉(zhuǎn)， T2 = Q1Q0 Q3僅在Q2Q1Q0=111后的下一個CP到來時翻轉(zhuǎn)， T3 = Q2Q1Q0 0123QQQQ 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 0 8 1 0 0 0 0 9 1 0 0 1 0 10 1 0 1 0 0 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 1 16 0 0 0 0 0進(jìn)位輸出計(jì)數(shù)順序電路

42、狀態(tài)6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23956.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路工作原理 204采用D觸發(fā)器構(gòu)成T觸發(fā)器，T=1，觸發(fā)器翻轉(zhuǎn)，T=0，觸發(fā)器保持。因?yàn)锳1A001n00QDQ , 1TA0A翻轉(zhuǎn)翻轉(zhuǎn)001n00QDQ , 0T保持保持6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23966.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路工作原理采用T觸發(fā)器，觸發(fā)器需要翻轉(zhuǎn)時，T=1，否則T=0。CE使能端CE=1，T0=1開始計(jì)數(shù)CE=0，停止計(jì)數(shù)01n0QQ6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23976.5 若干典型時序邏輯集成電路若干典型時序邏輯集

43、成電路典型集成電路74LVC1616.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23986.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路典型集成電路74LVC161引腳說明時鐘脈沖CP： 計(jì)數(shù)脈沖，也是觸發(fā)器時鐘脈沖；異步異步清0 CR：CR=0， Q3Q2Q1Q0 = 0000，優(yōu)先級最高，正常工作時CR=1；并行置數(shù)使能PE：CP到達(dá)前=0，CP到達(dá)時Q3Q2Q1Q0 = D3D2D1D0 ，實(shí)現(xiàn)預(yù)置功能，即在計(jì)數(shù)前給定一個初始值，次高優(yōu)先級；同步預(yù)置同步預(yù)置；數(shù)據(jù)輸入端D3D2D1D0 ：并行輸入的數(shù)據(jù) ；計(jì)數(shù)使能CEP和CET：當(dāng)CEPCET=1， CP到達(dá)時進(jìn)行一次計(jì)數(shù)；計(jì)數(shù)輸出Q3

44、Q2Q1Q0 ：4個觸發(fā)器的Q端狀態(tài)輸出；進(jìn)位信號TC：只有當(dāng)CET=1且Q3Q2Q1Q0 = 1111時，TC=1，表明下一個CP到達(dá)時將會有進(jìn)位發(fā)生。6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23996.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路典型集成電路74LVC161電路說明( 以FF0為例 )PE=0，2選1數(shù)據(jù)選擇器左邊與門打開FF0的1D=D0，在CP到達(dá)時進(jìn)行并行預(yù)置；即Q0 = D0PE=1，2選1數(shù)據(jù)選擇器右邊與門打開FF0的1D=(CEPCET) Q0 ，計(jì)數(shù)功能；即當(dāng)CEPCET=1，CP到達(dá)時進(jìn)行一次翻轉(zhuǎn)。011016.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231

45、006.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路典型集成電路74LVC161時序要求要求PE在CP到達(dá)前建立穩(wěn)定的低電平，且要求并行輸入數(shù)據(jù)D3D2D1D0在CP到達(dá)前穩(wěn)定，其最短提前時間為建立時間tSU，要求計(jì)數(shù)使能CEP和CET在CP到達(dá)前至少一個建立時間tSU內(nèi)保持高電平，才能在CP到達(dá)時進(jìn)行一次計(jì)數(shù)；6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231016.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路典型集成電路74LVC161時序圖異步清0同步并行置數(shù)計(jì)數(shù)保持0000001100111011011111116.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231026.5 若干典型

46、時序邏輯集成電路若干典型時序邏輯集成電路#數(shù)計(jì)HHHHL持保LHH#持保LHH#D0D1D2D3D0D1D2D3LHLLLLLLTCQ0Q1Q2Q3D0D1D2D3CPCETCEP進(jìn)位計(jì) 數(shù)預(yù)置數(shù)據(jù)輸入時鐘使能預(yù)置清零輸 出輸 入PECR74LVC161邏輯功能表邏輯功能表6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231036.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路例6.5.1 試用74LVC161構(gòu)成模216的同步二進(jìn)制計(jì)數(shù)器。 506集成電路應(yīng)用的關(guān)鍵是利用引腳作用進(jìn)行連接，實(shí)現(xiàn)正確的功能。計(jì)數(shù)：當(dāng)CEPCET=1， CP到達(dá)時進(jìn)行一次計(jì)數(shù)；進(jìn)位信號TC：只有當(dāng)CET=1且Q3Q

47、2Q1Q0 = 1111時，TC=1。10000 0 0 00 0 0 00 0 0 00 0 0 01 0 0 00 0 0 00 0 0 00 0 0 06.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231046.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路Q3Q2Q1Q0 =1111，TC0=1， CET1=CEP1=1， CPIC0 、IC1計(jì)數(shù)1次；Q7Q6Q5Q4Q3Q2Q1Q0 =11111111，TC0=1， CET1=CEP1=1 ，TC1=1， CET2=1，CEP2=1， CP IC0 、IC1 、IC2計(jì)數(shù)1次；1 1 1 10 0 0 00 0 0 00 0 0 01

48、1000 0 0 01 0 0 00 0 0 00 0 0 01 1 1 11 1 1 10 0 0 00 0 0 00 0 0 00 0 0 01 0 0 00 0 0 0016.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231056.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路Q3Q2Q1Q0 =1111，TC0=1， Q11Q10Q9Q8 =1111，由于CET2=0，TC2=0， CP到IC0 、IC1計(jì)數(shù)1次，但I(xiàn)C3不計(jì)數(shù)；Q11Q10Q9Q8 Q7Q6Q5Q4 Q3Q2Q1Q0 =111111111111，TC0=1，TC1=1， TC2=1， CP IC0 、IC1 、IC2

49、、IC3計(jì)數(shù)1次。1 1 1 10 0 0 01 1 1 10 0 0 011000 0 0 01 0 0 01 1 1 10 0 0 01 1 1 11 1 1 11 1 1 10 0 0 00 0 0 00 0 0 00 0 0 01 0 0 00116.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231066.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路2. 非二進(jìn)制計(jì)數(shù)器非二進(jìn)制計(jì)數(shù)器(1) 異步二異步二十進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器例6.4.2分析的五進(jìn)制計(jì)數(shù)器74HC390就是這樣的結(jié)構(gòu)6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231076.5 若干典型時序邏輯集成電路若干典型時序

50、邏輯集成電路例6.5.2 將74HC390分別作、連接，試分析它們的邏輯輸出狀態(tài)。連接是從二進(jìn)制的輸入端輸入從二進(jìn)制的輸入端輸入，將二進(jìn)制輸出接到五進(jìn)制的輸入。CP6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23108例6.5.2 將74HC390作連接分析模2計(jì)數(shù)：CP從CP0輸入，輸出Q0 。模5計(jì)數(shù)： CP從CP1輸入，輸出Q3Q2Q1 。作連接Q0與CP1連接， CP從CP0輸入，輸出Q3Q2Q1Q0模10計(jì)數(shù)，輸出為8421碼。Q1Q2Q31 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q0CP0CP1000 1 2 3 4 5 6 7 0 1 0 1 0 1 0

51、1 0 1 0 1 0 1 0 11000101100010001000106.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路000000010010 00110100 01010110 0111100010016.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231096.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路例6.5.2 將74HC390分別作、連接，試分析它們的邏輯輸出狀態(tài)。連接是從五進(jìn)制的輸入端輸入從五進(jìn)制的輸入端輸入，將五進(jìn)制輸出接到二進(jìn)制的輸入。CP6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-23110例6.5.2 將74HC390作連接分析模5計(jì)數(shù)：CP從CP1輸入，輸出Q3Q

52、2Q1 。模2計(jì)數(shù)： CP從CP0輸入，輸出Q0。作 連接Q3與CP0連接， CP從CP1輸入，輸出Q0Q3Q2Q1模10計(jì)數(shù)，輸出為5421碼。6.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路Q1Q2Q31 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CP1000100010110001000100010110001000100010110001000Q00 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1CP0000000010010 00110100 10001001 10101011110010分頻5分頻6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-2

53、31116.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路計(jì)數(shù)順序連接方式1(8421碼)連接方式2(5421碼)Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100兩種連接方式的狀態(tài)表6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231126.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路(2). 用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器 104 實(shí)際應(yīng)用中可能需要構(gòu)成任意進(jìn)制計(jì)數(shù)器，這可以用廠家定型生產(chǎn)的M進(jìn)

54、制計(jì)數(shù)器外加適當(dāng)?shù)倪壿嬰娐窐?gòu)成N進(jìn)制計(jì)數(shù)器。若MN，則只要一片M進(jìn)制計(jì)數(shù)器即可，若MN 。希望計(jì)數(shù)到最后一個狀態(tài)1000之后的狀態(tài)1001通過譯碼產(chǎn)生一個異步清0信號進(jìn)行清0 ，又從0000開始。設(shè)計(jì)的電路如圖。110最后狀態(tài)瞬時的1001邏輯圖主循環(huán)狀態(tài)圖0 0 0 0 6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231146.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路例6.5.3 用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。解：反饋清0法。時序圖CR000010000100110000101010011011100001CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9 10000010

55、00瞬時的10016.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231156.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路(2). 用集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器反饋置數(shù)法反饋置數(shù)法適用于具有預(yù)置功能的集成計(jì)數(shù)器對于具有同步預(yù)置功能的計(jì)數(shù)器，在其計(jì)數(shù)的過程中，可以將它輸出的的任意一個狀態(tài)通過譯碼，產(chǎn)生一個預(yù)置控制信號至預(yù)置控制端，在下一個脈沖作用后，計(jì)數(shù)器就會將預(yù)置數(shù)據(jù)置入計(jì)數(shù)器。6.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231166.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路例6.5.3 用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。解：采用反饋置數(shù)法采用反饋置數(shù)法。希望計(jì)數(shù)到最后一個狀態(tài)最后

56、一個狀態(tài)1000之后，1000譯碼產(chǎn)生一個預(yù)置控制信號至預(yù)置控制端，在下一個脈沖作用后，計(jì)數(shù)器就會將預(yù)置數(shù)據(jù)0000置入計(jì)數(shù)器，又從0000開始。設(shè)計(jì)的電路如圖。邏輯圖主循環(huán)狀態(tài)圖100 0 0 00 0 0 06.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231176.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路例6.5.3 用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。解：反饋置數(shù)法。PE000010000100110000101010011011100001CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9 1000001000時序圖預(yù)置是同步預(yù)置，即PE=0后， 下一個CP到進(jìn)行預(yù)置。故不會出現(xiàn)瞬時數(shù)據(jù)。00006.5.2 計(jì)數(shù)器計(jì)數(shù)器2022-4-231186.5 若干典型時序邏輯集成電路若干典型時序邏輯集成電路例6.5.3 用74LVC161構(gòu)成九進(jìn)制加計(jì)數(shù)器。如果要求0