多功能數(shù)字鐘系統(tǒng)課件

1、模擬電子技術(shù)課程設(shè)計(jì)報(bào)告多功能數(shù)字鐘系統(tǒng)院 系 ：機(jī)電工程學(xué)院專 業(yè)：微電子年級(jí)（班級(jí)）：微電子姓 名：楊奕醇學(xué) 號(hào):20124231011指導(dǎo)教師：張明文、付英完成日期：2015年6月25日目 錄1 引 言11.1 設(shè)計(jì)目的11.2 設(shè)計(jì)意義22 Verilog  HDL簡(jiǎn)介23 課程設(shè)計(jì)基本要求34 多功能電子鐘的6大模塊設(shè)計(jì)及仿真芯片生成34.1 計(jì)時(shí)模塊34.1.1 24時(shí)模塊34.1.2 60分模塊44.1.3 60秒模塊44.2 校時(shí)校分模塊54.3 報(bào)時(shí)模塊54.4 時(shí)段控制模塊64.5 分頻模塊74.6 數(shù)碼管譯碼模塊75 多功能數(shù)字鐘系統(tǒng)頂層設(shè)計(jì)整體框架7

2、5.1 頂層電路原理圖85.2 總體仿真結(jié)果86 硬件的下載與調(diào)試86.1 硬件管腳的分配86.2 硬件的下載96.3 程序的微調(diào)與測(cè)試107 總結(jié)與心得10參 考 文 獻(xiàn)10附錄一：源程序12附錄二：硬件管腳分配19多功能數(shù)字鐘系統(tǒng)1 引 言隨著電子技術(shù)的發(fā)展，現(xiàn)場(chǎng)可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn)，使得電子系統(tǒng)的設(shè)計(jì)者利用與器件相應(yīng)的電子CAD軟件，在實(shí)驗(yàn)室里就可以設(shè)計(jì)自己的專用集成電路ASIC器件。這種可編程ASIC不僅使設(shè)計(jì)的產(chǎn)品達(dá)到小型化、集成化和高可靠性，而且器件具有用戶可編程特性，大大縮短了設(shè)計(jì)周期，減少了設(shè)計(jì)費(fèi)用，降低了設(shè)計(jì)風(fēng)險(xiǎn)。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面

3、向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至下地逐層完成相應(yīng)的描述綜合優(yōu)化仿真與驗(yàn)證，直到生成器件，實(shí)現(xiàn)電子設(shè)計(jì)自動(dòng)化。其中電子設(shè)計(jì)自動(dòng)化（EDA）的關(guān)鍵技術(shù)之一就是可以用硬件描述語言（HDL）來描述硬件電路。20世紀(jì)末，數(shù)字電子技術(shù)得到飛速發(fā)展，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化的提高。在其推動(dòng)下，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類生活的各個(gè)方面。從計(jì)算機(jī)到手機(jī)，從數(shù)字電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能采用數(shù)字電子技術(shù)。 在此大的背景下，傳統(tǒng)的只有計(jì)時(shí)功能的鐘表已經(jīng)遠(yuǎn)遠(yuǎn)不能馬不能滿足人們對(duì)生活和生產(chǎn)的需求。各個(gè)領(lǐng)域和不同人群要求鐘表不止有計(jì)時(shí)的功能，而

4、是應(yīng)該積聚了計(jì)時(shí)，校時(shí)，校分，報(bào)時(shí)等多功能的數(shù)字電子鐘。 EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯化簡(jiǎn)、編譯、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC（Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 這給用語言Verilog HDL設(shè)計(jì)數(shù)字電子鐘帶來了極大的方便。1.1 設(shè)計(jì)目的（1）初步了解可編程邏輯器件的基本原理。（2）初步掌

5、握Altera公司的可編程邏輯器件開發(fā)軟件Quartus II的使用方法。 （3）掌握可編程邏輯器件的編程/配置方法。（4）學(xué)會(huì)使用FPGA開發(fā)板。（5）熟悉使用Verilog HDL語言。1.2 設(shè)計(jì)意義通過多功能數(shù)字鐘系統(tǒng)的設(shè)計(jì)，使我們認(rèn)識(shí)到如何用所學(xué)的語言和相關(guān)的編譯軟件，來實(shí)現(xiàn)通過編程來對(duì)硬件的控制，不斷的總結(jié)錯(cuò)誤，將自己所學(xué)的盡量的使用出來。2 Verilog  HDL簡(jiǎn)介模塊是Verilog HDL的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個(gè)設(shè)計(jì)的結(jié)構(gòu)可使用開關(guān)級(jí)原語、門級(jí)原語和用戶定義的原語方式描述; 設(shè)計(jì)

6、的數(shù)據(jù)流行為使用連續(xù)賦值語句進(jìn)行描述; 時(shí)序行為使用過程結(jié)構(gòu)描述。一個(gè)模塊可以在另一個(gè)模塊中使用。 說明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。語句定義設(shè)計(jì)的功能和結(jié)構(gòu)。說明部分和語句可以散布在模塊中的任何地方；但是變量、寄存器、線網(wǎng)和參數(shù)等的說明部分必須在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性, 最好將所有的說明部分放在語句前。本書中的所有實(shí)例都遵守這一規(guī)范。 在模塊中，可用下述方式描述一個(gè)設(shè)計(jì)： （1） 數(shù)據(jù)流方式; （2） 行為方式; （3） 結(jié)構(gòu)方式;上述描述方式的混合。 Verilog HDL模型中的所有時(shí)延都根據(jù)時(shí)間單位定義。 

7、0;在順序過程中出現(xiàn)的語句是過程賦值模塊化的實(shí)例。模塊化過程賦值在下一條語句執(zhí)行前完成執(zhí)行。過程賦值可以有一個(gè)可選的時(shí)延。 時(shí)延可以細(xì)分為兩種類型: （1） 語句間時(shí)延:這是時(shí)延語句執(zhí)行的時(shí)延。（2） 語句內(nèi)時(shí)延:這是右邊表達(dá)式數(shù)值計(jì)算與左邊表達(dá)式賦值間的時(shí)延。 在Verilog HDL中可使用如下方式描述結(jié)構(gòu): （1） 內(nèi)置門原語(在門級(jí))； （2） 開關(guān)級(jí)原語(在晶體管級(jí))；（3） 用戶定義的原語(在門級(jí))；（4） 模塊實(shí)例(創(chuàng)建層次結(jié)構(gòu))。3 課程設(shè)計(jì)基本要求（1） 基本功能：60秒60分24小時(shí)。 （2） 擴(kuò)展功能：報(bào)時(shí)；每小

8、時(shí)59分51,53,55,57秒低頻報(bào)時(shí)，59秒高頻報(bào)時(shí)。 校時(shí)校分； 時(shí)段控制；6點(diǎn)18點(diǎn) 輸出燈不亮，其它時(shí)間燈亮。 獨(dú)立設(shè)計(jì)除上述3種功能以外的擴(kuò)展功能，可加分。4 多功能電子鐘的6大模塊設(shè)計(jì)及仿真芯片生成根據(jù)本次課程設(shè)計(jì)的基本要求可大致將模塊功能共分為6個(gè)模塊，分別為計(jì)時(shí)模塊、校時(shí)校分模塊、報(bào)時(shí)模塊、時(shí)段控制模塊、分頻模塊、數(shù)碼管譯碼模塊。4.1 計(jì)時(shí)模塊計(jì)時(shí)功能包括：時(shí)、分、秒的計(jì)時(shí)，為了更好的驗(yàn)證此功能，我們將計(jì)時(shí)模塊又分為三個(gè)子模塊：24時(shí)模塊、60分模塊和60秒模塊。4.1.1 24時(shí)模塊24時(shí)模塊芯片如圖4.1.1所示：圖4.1.1 24 時(shí)模塊24時(shí)模塊仿真波形如圖4.1.

9、2所示：圖4.1.2 24 時(shí)模塊仿真波形4.1.2 60分模塊60分模塊芯片如圖4.1.3所示：圖4.1.3 60 分模塊60分模塊仿真波形如圖4.1.4所示：圖4.1.4 60 分模塊仿真波形4.1.3 60秒模塊60秒模塊芯片如圖4.1.5所示：圖4.1.5 60 秒模塊60秒模塊仿真波形如圖4.1.6所示：圖4.1.660 秒模塊仿真波形4.2 校時(shí)校分模塊通過SWH和SWM這兩個(gè)輸入信號(hào)來控制時(shí)、分模塊的時(shí)鐘信號(hào)。當(dāng)SWH為高電平時(shí)，時(shí)校正，秒正常計(jì)數(shù)；SWM為高電平時(shí)，分校正，秒正常計(jì)數(shù)。校時(shí)校分模塊芯片如圖4.2.1所示:圖4.2.1 校時(shí)校分模塊校時(shí)校分模塊仿真波形如圖4.2.

10、2所示：圖4.2.2 校時(shí)校分模塊仿真波形4.3 報(bào)時(shí)模塊根據(jù)實(shí)驗(yàn)要求：每小時(shí)59分51,53,55,57秒低頻報(bào)時(shí)，59秒高頻報(bào)時(shí)。我們生成的報(bào)時(shí)模塊如圖4.3.1所示：圖4.3.1 報(bào)時(shí)模塊報(bào)時(shí)模塊芯片仿真波形如圖4.3.2所示：圖4.3.2 報(bào)時(shí)模塊芯片仿真波形4.4 時(shí)段控制模塊根據(jù)本次課設(shè)的要求：6點(diǎn)18點(diǎn) 輸出燈不亮，其它時(shí)間燈亮。 編寫代碼所生成的時(shí)段控制模塊的芯片如圖4.4.1所示:圖4.4.1 時(shí)段控制模塊時(shí)段控制模塊仿真波形如圖4.4.2所示：圖4.4.2 時(shí)段控制模塊仿真波形圖4.5 分頻模塊為了能正常計(jì)數(shù)必須將各個(gè)的時(shí)鐘信號(hào)進(jìn)行處理，也就是所謂的分頻，根據(jù)本次

11、課設(shè)所用的開發(fā)板，時(shí)鐘為50MHZ，所以要正常計(jì)數(shù)，必須將其分頻成1HZ的時(shí)鐘信號(hào)給計(jì)數(shù)模塊用。為了能達(dá)到各個(gè)模塊所需的功能，我還需將其分頻為1KHZ、500HZ、5HZ這些時(shí)鐘信號(hào)供各個(gè)模塊選擇使用。編寫代碼所生成的分頻模塊如圖4.5.1所示：圖4.5.1 分頻模塊4.6 數(shù)碼管譯碼模塊為了讓計(jì)數(shù)效果在開發(fā)板的數(shù)碼管顯示，我們必須將計(jì)數(shù)模塊的輸出進(jìn)行譯碼，編寫代碼生成的模塊如圖4.6.1所示：圖4.6.1 譯碼模塊5 多功能數(shù)字鐘系統(tǒng)頂層設(shè)計(jì)整體框架5.1 頂層電路原理圖5.2 總體仿真結(jié)果仿真得到如圖5.2.1所示的仿真圖。圖5.2.1 總體仿真圖6 硬件的下載與調(diào)試6.1 硬件管腳的分配

12、進(jìn)過管腳設(shè)置的原理圖如圖6.1.1所示：圖6.1.1 管腳分配后的原理圖具體管腳分配見附錄二6.2 硬件的下載下載結(jié)果如圖6.2.1所示:圖6.2.1 實(shí)物圖撥碼開關(guān)從左到右依次是SW9到SW0,當(dāng)SW9為1時(shí)，復(fù)位端無效，這時(shí)按下SW3，使SW3為1，時(shí)鐘啟動(dòng)。當(dāng)要校時(shí)校分時(shí)，當(dāng)SW2為1高頻調(diào)時(shí)間，SW1(校時(shí)按鈕)，SW0(校分按鈕)，SW2為0時(shí)低頻校時(shí)。最右邊的led燈為時(shí)段控制輸出信號(hào)。時(shí)間4時(shí)31分不在6時(shí)到18時(shí)之間所以該燈點(diǎn)亮。13時(shí)43分在此范圍內(nèi)，燈不亮，現(xiàn)象如圖6.2.2所示：圖6.2.2 實(shí)物圖6.3 程序的微調(diào)與測(cè)試第一次下載到開發(fā)板時(shí)發(fā)現(xiàn)報(bào)時(shí)模塊出現(xiàn)了一些問題，但

13、是在經(jīng)過對(duì)程序的一些修改及調(diào)試，最終還是成功的完成多功能數(shù)字鐘。7 總結(jié)與心得經(jīng)過此次數(shù)字鐘的設(shè)計(jì)，我確實(shí)從中學(xué)到很多的東西。首先，通過VHDL硬件語言的學(xué)習(xí)，我充分認(rèn)識(shí)到了功能模塊如何用語言實(shí)現(xiàn)，讓我初步了解到了一個(gè)數(shù)字電路用硬件語言設(shè)計(jì)的方式和設(shè)計(jì)思想。其次，也讓我深深地體會(huì)到實(shí)踐的重要性，起初我學(xué)VHDL語言的時(shí)候，只是學(xué)得書本上的知識(shí)，經(jīng)過這次課程設(shè)計(jì)，通過對(duì)模塊的語言實(shí)現(xiàn)，對(duì)于VHDL語言我有了更深的認(rèn)識(shí)。而且在程序錯(cuò)誤的發(fā)現(xiàn)和改正的過程中，我得到了更多的收獲，也確實(shí)讓我進(jìn)步了不少。再次，當(dāng)我遇到一些問題的時(shí)候，請(qǐng)教老師，和同學(xué)們一起討論，令我受益頗多！最后，這個(gè)多功能數(shù)字電子鐘是自

14、我創(chuàng)造與吸取借鑒共同作用的產(chǎn)物，是自我努力的結(jié)果。這讓我對(duì)數(shù)字電路的設(shè)計(jì)充滿了信心。雖然課程設(shè)計(jì)已經(jīng)結(jié)束，但這并不代表我已經(jīng)真正掌握了VHDL語言，仍需繼續(xù)學(xué)習(xí)參 考 文 獻(xiàn)1 Joseph Cavanagh.Verilog HDL數(shù)字設(shè)計(jì)與建模M.北京:電子工業(yè)出版社,2001.1 潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程M .北京：科學(xué)出版社,2006.3 Sanir Palnitkar.Verilog HDL數(shù)字設(shè)計(jì)與綜合M.北京:電子工業(yè)出版社,2009.4 甘學(xué)溫.集成電路原理與設(shè)計(jì)M.北京大學(xué)出版社,2014.5 西勒提. Verilog HDL高級(jí)數(shù)字設(shè)計(jì)M.北京:電子工業(yè)出版

15、社,2014.6 齊洪喜,陸穎.VHDL電路設(shè)計(jì)M.北京:清華大學(xué)出版社,2004.7 江國強(qiáng),李哲英.EDA技術(shù)與應(yīng)用M.北京:電子工業(yè)出版社,2004.8 雷伏容.VHDL電路設(shè)計(jì)M.北京:清華大學(xué)出版社,2006.9 曾繁泰,陳美金.VHDL程序設(shè)計(jì)M.北京:清華大學(xué)出版社,2000.10 潘松,王國棟.VHDL實(shí)用教程M.成都:電子科技大學(xué)出版社,2000.附錄一：源程序/24進(jìn)制程序module m_24(H,CPH,RD); output 7:0H; input CPH,RD; reg 7:0H; always(negedge RD or posedge CPH) begin if

16、(!RD) H7:0<=0; else begin if(H7:4=2)&&(H3:0=3) /當(dāng)高位為2，低位為3時(shí)，將其賦值為零 begin H7:0<=0; end else begin if(H3:0=9) begin H3:0<=0; H7:4<=H7:4+1; end else H3:0<=H3:0+1; /若高位不為2，低位不為9時(shí)，低位加1 end end end endmodule /60進(jìn)制程序module m60(M,CP60M,CPM,RD); output 7:0M; output CP60M; input CPM; in

17、put RD; wire CP60M; reg 7:0M; always(negedge RD or posedge CPM) begin if(!RD) begin M7:0<=0; end else begin if(M7:4=5)&&(M3:0=9) /當(dāng)高位為5，低位為9時(shí)，將其賦值為0 begin M7:0<=0; end else /若低位為9時(shí)，低位賦值為0 begin if(M3:0=9) begin M3:0<=0; if(M7:4=5) /若高位為5時(shí)，高位賦值為0 beginM7:4<=0; end elsebeginM7:4<

18、;=M7:4+1; /若高位不為5低位為9時(shí)，高位加1 endend else beginM3:0<=M3:0+1; /若高位不為5低位不為9時(shí)，低位加1 endend end end assign CP60M=(M6&M4&M3&M0); endmodule /報(bào)時(shí)module baoshi(m6,m4,m3,m0,s6,s4,s3,s0,dy,gy,bshi); input m6,m4,m3,m0,s6,s4,s3,s0,dy,gy; output bshi; wire bm; reg bshi; assign bm=m6&m4&m3&

19、m3&m0&s6&s4&s0; always(bm or s3 or dy or gy) begin if(bm&s3) bshi<=gy; else if(bm) bshi<=dy; else bshi<=0; endendmodule/校時(shí)校分module jiaoshi(CPM,CPH,CPS,CP60M,CP60S,SWM,SWH); output CPM,CPH; input SWM,SWH; input CPS,CP60S,CP60M; reg CPM,CPH; always(SWM or SWH or CPS or CP6

20、0S or CP60M) begin case(SWM,SWH) 2'b10:begin CPM<=CPS;CPH<=CP60M;/校分 end 2'b01:begin CPM<=CP60S;CPH<=CPS;/校時(shí)end default:begin CPM<=CP60S;CPH<=CP60M;end endcase end endmodule/時(shí)段控制module deng(h,sk); input 7:0h; output sk; reg sk; always(h) begin if(h<=5)|(h>=25)sk<=1

21、;elsesk<=0;endendmodule/分頻module div_zh(f,_500HzOut,_1KHzOut, ncR,CLOCK_50,s); input ncR,CLOCK_50,s; output _500HzOut,_1KHzOut,f; wire _1HzOut,_5HzOut; assign f=s?_5HzOut:_1HzOut; divn #(.WIDTH(26),.N(50000000) u0(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1HzOut) ); divn #(.WIDTH(17),.N(100000) u1(.cl

22、k(CLOCK_50), .rst_n(ncR), .o_clk(_500HzOut) ); divn #(.WIDTH(16),.N(50000)u2(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1KHzOut) ); divn#(.WIDTH(24),.N(10000000) u3(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_5HzOut) ); endmodule module divn(o_clk,clk,rst_n); input clk,rst_n; output o_clk; parameter WIDTH=3; par

23、ameter N=6; reg WIDTH-1:0 cnt_p; reg WIDTH-1:0 cnt_n; reg clk_p; reg clk_n; assign o_clk=(N=1)? clk:(N0?(clk_p|clk_n):clk_p); always (posedge clk or negedge rst_n) begin if(!rst_n) cnt_p<=0; elseif(cnt_p=N-1) cnt_p<=0; else cnt_p<=cnt_p+1; end always (posedge clk or negedge rst_n) begin if(

24、!rst_n) clk_p<=0; elseif(cnt_p<(N>>1) clk_p<=1; elseclk_p<=0; end always (negedge clk or negedge rst_n) begin if(!rst_n) cnt_n<=0; else if(cnt_n=N-1) cnt_n<=0; else cnt_n<=cnt_n+1; end always (negedge clk or negedge rst_n) begin if(!rst_n) clk_n<=0; else if(cnt_n<(N&

25、gt;>1) clk_n<=1; else clk_n<=0; end endmodule/譯碼module decode4_7(input3:0 indec_0,indec_1,indec_2,indec_3,indec_4,indec_5,indec_6,indec_7, output reg 6:0 dout_0,dout_1,dout_2,dout_3,dout_4,dout_5,dout_6,dout_7 ); always(indec_0 or indec_1 or indec_2 or indec_3 or indec_4 or indec_5 or indec

26、_6 or indec_7 ) begin case(indec_0) 4'h1: dout_0 = 7'b111_1001; / -0- 4'h2: dout_0 = 7'b010_0100; / | | 4'h3: dout_0 = 7'b011_0000; / 5 1 4'h4: dout_0 = 7'b001_1001; / | | 4'h5: dout_0 = 7'b001_0010; / -6- 4'h6: dout_0 = 7'b000_0010; / | | 4'h7: do

27、ut_0 = 7'b111_1000; / 4 2 4'h8: dout_0 = 7'b000_0000; / | | 4'h9: dout_0 = 7'b001_1000; / -3- 4'ha: dout_0 = 7'b000_1000; 4'hb: dout_0 = 7'b000_0011; 4'hc: dout_0 = 7'b100_0110; 4'hd: dout_0 = 7'b010_0001; 4'he: dout_0 = 7'b000_0110; 4'

28、hf: dout_0 = 7'b000_1110; 4'h0: dout_0 = 7'b100_0000; endcase case(indec_1) 4'h1: dout_1 = 7'b111_1001; / -0- 4'h2: dout_1 = 7'b010_0100; / | | 4'h3: dout_1 = 7'b011_0000; / 5 1 4'h4: dout_1 = 7'b001_1001; / | | 4'h5: dout_1 = 7'b001_0010; / -6- 4'h6: dout_1 = 7'b000_0010; / | | 4'h7: dout_1 = 7'b111_1000; / 4 2 4&