實(shí)驗(yàn)5IP復(fù)用與系統(tǒng)設(shè)計(jì)

1、 IP復(fù)用復(fù)用 FPGA原理與設(shè)計(jì)原理與設(shè)計(jì)基于基于ISE9.1i的設(shè)計(jì)輸入方法的設(shè)計(jì)輸入方法4.1 IP復(fù)用 IP（知識(shí)產(chǎn)權(quán)）核將一些在數(shù)字電路中常用，但比較復(fù)雜的功能塊，如FIR濾波器、SDRAM控制器、PCI接口等設(shè)計(jì)做成一個(gè)“黑盒”或者是可修改參數(shù)的模塊，供設(shè)計(jì)者使用。IP核包括硬IP與軟IP。調(diào)用IP核能避免重復(fù)勞動(dòng)，大大減輕設(shè)計(jì)人員的工作量。4.1 IP復(fù)用 Xilinx Core Generator采用了Smart IP技術(shù)和友好的用戶參數(shù)設(shè)置界面。使IP從生成到使用的過(guò)程簡(jiǎn)單，靈活，易用，高效，而且可以對(duì)IP使用的資源做一定估計(jì)。 4.1 IP復(fù)用 下面以一個(gè)10進(jìn)制計(jì)數(shù)器為例

2、，講解如何在ISE9.1i中生成IP和使用IP，實(shí)現(xiàn)設(shè)計(jì)。 1.設(shè)計(jì)要求設(shè)計(jì)要求 設(shè)計(jì)一個(gè)10進(jìn)制計(jì)數(shù)器: （1）計(jì)數(shù)頻率為1Hz （2）外部晶振為30MHz （3）使用7段LED顯示計(jì) 數(shù)器的值。 其原理框圖如右圖所示。 2.新建工程新建工程 3.新建新建VHDLVHDL（分頻器）分頻器）文件文件 4.編寫分頻器的編寫分頻器的VHDL源程序源程序 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity div30 is Port (

3、 clkin : in std_logic; reset : in std_logic; clkout : out std_logic); end div30;architecture Behavioral of div30 is signal Reg_clk : std_logic :=0; begin clkout = Reg_clk ;process(clkin,reset)variable cnt : integer range 0 to 15000000 :=0;beginif reset = 0 then cnt :=0 ; Reg_clk = 0;elsif rising_edg

4、e(clkin) then cnt := cnt + 1; if cnt = 15000000 then cnt := 0; Reg_clk = not Reg_clk ; end if;end if;end process;end Behavioral;5.譯碼器設(shè)計(jì)譯碼器設(shè)計(jì) （1）定義端口 5.譯碼器設(shè)計(jì)譯碼器設(shè)計(jì) （2）編寫VHDL源程序 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity decoder isPort (

5、 din : in std_logic_vector(3 downto 0); dout : out std_logic_vector(6 downto 0);end decoder;architecture Behavioral of decoder isbeginwith din select dout clk , reset = reset , clkout = clk1hz);u2: my_cou port map( clk = clk1hz , q = q );u3: decoder port map( din = q , dout = dout );end Behavioral;

6、7.建立一個(gè)建立一個(gè)IP文件文件IP 初始化窗口初始化窗口IP核生成器操作界面核生成器操作界面IP核核 在Xilinx Core Generator（IP核生成器）操作界面左邊的窗口中包含了很多文件夾，文件夾下又有子文件夾，子文件夾中裝的就是各種功能的IP。Core Generator中的IP相當(dāng)豐富，而且已經(jīng)分門別類裝在不同的文件夾中。如：Basic Elements(基本元素)中包含有一些最基本的功能IP，比較器，計(jì)數(shù)器，編碼器/譯碼器，格式轉(zhuǎn)換，邏輯門/緩沖器，各種存儲(chǔ)器，復(fù)選器，寄存器，移位寄存器等。IP核核 還包含有： Communication & Networking(通

7、訊和網(wǎng)絡(luò)) IP Digital Signal Processing(數(shù)字信號(hào)處理) IP Math Functions（數(shù)學(xué)功能） IP Memories & Storage Elements(存儲(chǔ)器) IP Prototype & Development Hardware Product(原形和開發(fā)硬 件產(chǎn)品) IP Standard Bus interfaces(標(biāo)準(zhǔn)總線接口) IP IP核生成器操作界面核生成器操作界面窗口中按鈕的含義窗口中按鈕的含義 7. IP參數(shù)設(shè)置參數(shù)設(shè)置 雙擊IP名 Binary Counter參數(shù)設(shè)置對(duì)話框 7. IP參數(shù)設(shè)置參數(shù)設(shè)置7. IP參數(shù)設(shè)置參數(shù)設(shè)置8.生成生成IP 8.生成生成IP報(bào)告顯示，生成的計(jì)數(shù)器將占用5個(gè)LUT（查找表），5個(gè)寄存器；設(shè)計(jì)100%的是RPM(Relationally Placed Macro) ，這是一種相關(guān)元素的布局方式（采用這些布局方式有一定的好處，有興趣的讀者可以參考相關(guān)書籍）。設(shè)計(jì)有1個(gè)CLB（可配置邏輯塊）寬，3個(gè)CLB高，一共使用了3個(gè)CL