基于FPGA的LVDS學習報告

1、基于FPGA的LVDS接口應用 學習匯報 匯報人:張興1、什么是差分信號？n差分信號利用兩根導線來傳輸數(shù)據(jù)，我們主要研究低壓差分信號（Low Voltage Differential Signal，LVDS)。在正引線上，電流正向流動，負引線構成電流的返回通路，接收器僅僅給出兩傳輸線上的信號差,因此共模噪聲信號將被抑制掉。LVDS一般用恒流源驅動器，在接收側一般是簡單的 100 W電阻。LVDS電路工作原理圖LVDS工作原理解釋n當 A1、A2 開通時，B1、B2 關閉，電流由驅動器的 A1 流出，經(jīng)過傳輸線和電阻后從 A2 流回，當 B1、B2 打開時，A1、A2 關閉，電流由驅動器的 B1

2、 流出，經(jīng)過傳輸線和匹配電阻后從 B2 流回，由圖1可以看出兩種狀態(tài)的電流流向隨著狀態(tài)的翻轉而改變，在接收端采集到匹配電阻的壓降不同，從而產(chǎn)生了有效的邏輯“0”和邏輯“1”狀態(tài)。LVDS的優(yōu)點n高速高速 LVDS 信號一般只有 350400mV 的邏輯擺幅，較小的擺幅縮短了信號的轉換時間，因而實現(xiàn)了信號的高速傳輸，速度可達幾百Mbps。n低功耗低功耗 LVDS 的驅動器是 3.5mA 的恒流源，它的終端壓降是 350mV，因此負載功耗只有 1.2mW。n低噪聲 差分信號傳輸模式比單端信號傳輸模式具有更強的共模輸入噪聲的抑制能力n低成本 簡單的CMOS互補結構 2、LVDS接口電路原理示意圖LV

3、DS接口電路連接圖DS92LV18框圖DS92LV18特點n1566 MHz 18:1/1:18 串行/解串器(2.376Gbps full duplex throughput)n3.3V供電n內置鎖相環(huán)（PLL）nRobust BLVDS serial transmission across backplanes and cables for low EMIn具有各自的時鐘，使能端和電源端進行獨立的發(fā)送和接收n熱插拔保護n低功率： 90mA (典型值) 發(fā)送 Bus LVDS 串行/解串器示意圖Bus LVDS SerDesnBus LVDS SerDes 非常靈活、高效。它們不需要特殊的訓

4、練模板來實現(xiàn)鎖定，具有簡單的終端技術，在時序方面的要求更為寬松，能支持熱插拔，并不限制發(fā)送到發(fā)射機的數(shù)據(jù)的類型，其高效的編碼可以消除由于空閑等待或者逗號字符造成的互聯(lián)帶寬損失。DS25BR1203.125 Gbps LVDS Buffer with Transmit Pre-Emphasis（預加重）預加重n理論已經(jīng)證明,鑒頻器的輸出噪聲功率譜按頻率的平方規(guī)律增加。但是，許多實際的消息信號， 例如語言、音樂等，它們的功率譜隨頻率的增加而減小，其大部分能量集中在低頻范圍內。這就造成消息信號高頻端的信噪比可能降到不能容許的程度。但是由于消息信號中較高頻率分量的能量小，很少有足以產(chǎn)生最大頻偏的幅度，

5、因此產(chǎn)生最大頻偏的信號幅度多數(shù)是由信號的低頻分量引起。平均來說，幅度較小的高頻分量產(chǎn)生的頻偏小得多。所以調頻信號并沒有充分占用給予它的帶寬。因為調頻系統(tǒng)的傳輸帶寬是由需要傳送的消息信號（調制信號）的最高有效頻率和最大頻偏決定的。然而，接收端輸入的噪聲頻譜卻占據(jù)了整個調頻帶寬。這就是說，在鑒頻器輸出端噪聲功率譜在較高頻率上已被加重了。 n為了抵消這種不希望有的現(xiàn)象，在調頻系統(tǒng)中人們普遍采用了一種叫做預加重和去加重措施，其中心思想是利用信號特性和噪聲特性的差別來有效地對信號進行處理。即在噪聲引入之前采用適當?shù)木W(wǎng)絡（預加重網(wǎng)絡），人為地加重（提升）發(fā)射機輸入調制信號的高頻分量。然后在接收機鑒頻器的輸

6、出端，再進行相反的處理，即采用去加重網(wǎng)絡把高頻分量去加重，恢復原來的信號功率分布。在去加重過程中，同時也減小了噪聲的高頻分量，但是預加重對噪聲并沒有影響，因此有效地提高了輸出信噪比。 DS25BR120 特點n直流-3.125Gbps n低抖動，高抗干擾性，低功率運行nFour Levels of Transmit Pre-Emphasis （PE）Drive Lossy Backplanes and Cablesn片上100W電阻n在LVDS I/O引腳進行7kV ESD（Electro-Static discharge ）測試，保護相鄰器件n 3 mm x 3 mm，8引腳WSON封裝DS

7、25BR120引腳框圖和預加重真值表Pin DiagramPre-Emphasis Truth TableDS25BR120應用n時鐘和數(shù)據(jù)緩沖n金屬電纜驅動nFR-4 驅動n注：FR-4是PCB板的一種材料, FR-4是覆銅板中用量最大，用途最廣泛的一類產(chǎn)品。DS25BR120典型應用示意圖From：DS25BR120 3.125 Gbps LVDS Buffer with Transmit Pre-EmphasisDS25BR1103.125 Gbps LVDS Buffer with Receive EqualizationDS25BR110 特點n直流-3.125Gbps n低抖動，高

8、抗干擾性，低功率運行nFour Levels of Receive Equalization （Reduce ISI Jitter）n注：ISI是Inter System Interference縮寫，其中文名：碼間干擾n片上100W電阻n在LVDS I/O引腳進行7kV ESD（Electro-Static discharge ）測試，保護相鄰器件n 3 mm x 3 mm，8引腳WSON封裝DS25BR110引腳框圖和控制引腳真值表Control Pins (EQ0 and EQ1) Truth TablesPin DiagramDS25BR110應用n時鐘和數(shù)據(jù)緩沖n金屬電纜均衡（Met

9、allic Cable Equalization）nFR-4 均衡（FR-4 Equalization）DS25BR110典型應用示意圖From：DS25BR110 3.125 Gbps LVDS Buffer with Receive Equalization總結nDS25BR120 的特點是four levels of pre-emphasis(PE)， 是最優(yōu)的驅動設備nDS25BR110 的特點是four levels of receive equalization（EQ),是最理想的接收設備DS25BR100nDS25BR100的特點是both pre-emphasis（PE） an

10、d receive equalization(RE)，是最理想的中繼設備（repeater device）nThe repeater device repeats a signal between the transmission device and the reception device, and includes an equalizer amplifier that amplifies a signal that is received from the transmission device or another repeater device. DS25BR100 典型應用示意圖

11、設備信息總結總體結構設計方案From:基于的多路的板卡設計與實現(xiàn)DS90LV001n以數(shù)字式的LVDS I/O 來對整個印刷電路板（PCB）進行驅動，則信號品質將變得很差，因而在靠近插件的位置加入LVDS信號緩沖器DS90LV001，以最大限度減少信號傳輸距離所帶來的信號衰減。nDS90LV001 是一種 800 Mbps 單 LVDS/LVPECL 到 LVDS 緩沖器，其封裝小至 33 mm。3、LVDS的常見總線結構3.1 Point-to-Pointn單向的點到點總線是最簡單的形式，總線上只有一個驅動器和一個接收器。如果采用這種構形而且需要進行雙向通信，則需要增加一條路徑。n優(yōu)點： 可

12、實現(xiàn)同時傳輸 不間斷的、開機狀態(tài)下的插拔 清晰直接的電信號路徑 最高的速度n缺點： 成本高3.2 Multidropn多落點總線具有一個驅動器，同一總線上有多個接收器，這里的通信同樣也是單向的。n優(yōu)點： 互聯(lián)數(shù)更少 無需中央交換芯片 可以實現(xiàn)數(shù)據(jù)的串行化 引線更少，連接器更小。n缺點： 電氣路徑有一定的復雜性 開機狀態(tài)下的插拔很棘手信號分發(fā)問題n對LVDS信號進行分發(fā)處理，即將一路LVDS信號發(fā)送到多個接收器件，是我們經(jīng)常會用到的。n直接連接方式n采用專用芯片對LVDS信號進行處理直接連接方式在信號速率不高（155Mbps）時，這種聯(lián)接方式是可以的。當信號速度過高時候，容易導致信號反射；由于避

13、免不了過孔的存在，也影響傳輸質量，高速時不要采用這種方式。另外，要注意的一點是，終端匹配電阻應該是一個電阻，100歐左右，這個電阻一定要在最遠的接收器輸入端。若每個接收器輸入端都短接上一個100歐的匹配，將大大降低抗噪容限，抗干擾能力將下降。采用分發(fā)芯片DS90LV110TLVDS分發(fā)芯片DS90LV110T，具有最大為1：10的分發(fā)能力，10路輸出共用一個門控端。3.3 Multipointn多點或者共享總線構形是最靈活的構型，同一總線上具有多個驅動器和接收器，但是任意時刻只有一個驅動器被激活，因此傳輸是雙向半雙工式的。n優(yōu)點：成本低n缺點： 一次只能進行一次會話 開機狀態(tài)下的插拔復雜棘手

14、信號傳輸路徑錯綜復雜3.4 不同總線結構的性能點到點的連接結構可以在高達芯片組最大的性能指標的情況下工作，這也取決于互聯(lián)是否支持那么高的速度。4、Spartan-6 系列FPGA 器件特點總結From:Spartan-6 Family Overview, Table 1 Spartan-6 系列器件封裝和最大可用I/O數(shù)From：From:Spartan-6 Family Overview, Table 2Virtex-6 系列FPGA 器件特點總結From :Virtex-6 Family Overview, table 1Virtex-6 LXT and SXT FPGA 器件封裝和最大可

15、用I/O數(shù)From :Virtex-6 Family Overview, table 2Spartan-6與Virtex-6的區(qū)別n輸入輸出nSpartan-6的I/O 引腳的數(shù)量在 102 -576 之間，引腳最高電壓為3.3V。nVirtex-6的I/O 引腳數(shù)量在 240 1200 之間，引腳最高電壓為2.5V。時鐘管理n每個 Spartan-6 FPGA 都具備多達 6 個時鐘管理并列式窗口（CMT），每個 CMT 由兩個 DCM 和一個 PLL 構成。n每個 Virtex-6 FPGA 都有多達 9 個時鐘管理并列式窗口 (CMT)，每個又包括兩個 PLL 型混合模式時鐘管理器 (M

16、MCM)全局時鐘網(wǎng)絡n每個 Spartan-6 FPGA 都提供了 16 條全局時鐘線路，不僅具有最大的扇出，而且還能夠到達每一個觸發(fā)器時鐘輸入端。n在每個 Virtex-6 FPGA 中，32 個全局時鐘線路可提供最高扇出，能抵達所有觸發(fā)器時鐘端、時鐘使能端、置位/復位端以及眾多邏輯輸入端。Block RAMn每個 Spartan-6 FPGA 都具有 12268 個雙端口 Block RAM，每一個的存儲容量為 18Kb。n每個 Virtex-6 FPGA 都有 156 1064 個雙端口 Block RAM，每個存儲容量為 36 Kb。可編程數(shù)據(jù)位寬nSpartan-6每個端口都可配置為

17、 16Kx1、8Kx2、4Kx4、2Kx9（或 8）、1Kx18（或 16），或 512x36（或 32）。nSpartan-6可將每個 Block RAM 分為兩個完全獨立的 9Kb Block RAMnVirtex-6每個端口都可以配置為 32K 1、16K 2、8K 4、4K 9（或 8）、2K 18（或 16）、1K 36（或 32）或 512 72（或 64。nVirtex-6 每個 Block RAM 可拆分為完全獨立的兩個 18 Kb Block RAM低功耗千兆位收發(fā)器n所有 Spartan-6 LXT 器件都采用 2 - 8 千兆的收發(fā)器電路。nVirtex-6 所有器件（除

18、了一個型號以外）都有可支持 8 72 千兆位收發(fā)器5、PCI外設互聯(lián)標準(Peripheral Component Interconnect )nPCI是一種由英特爾公司1991年推出的用于定義局部總線的標準。 nPCI總線系統(tǒng)要求有一個PCI控制卡，它必須安裝在一個PCI插槽內。根據(jù)實現(xiàn)方式不同，PCI控制器可以與CPU一次交換32位或64位數(shù)據(jù)，它允許智能PCI輔助適配器利用一種總線主控技術與CPU并行地執(zhí)行任務。PCI允許多路復用技術，即允許一個以上的電子信號同時存在于總線之上。n普通PCI總線帶寬一般為132MB/s(在32bit/33Mhz下)或者264MB/s（在32bit/66Mhz下） PCI-ExpressnPCI Express是新一代的總線接口。早在2001年的春季，英特爾公司就提出了要用新一代的技術取代PCI總線和多種芯片的內部連接，并稱之為第三代I/O總線技術。nPCI Express的主要優(yōu)勢就是數(shù)據(jù)傳輸速率高，目前最高的16X 2.0版本可達到10GB/s，而且還有相當大的發(fā)展?jié)摿?。PCI Express也有多種規(guī)格，從PCI Express 1X到PCI Express 16X，能滿足一定時間內出現(xiàn)的低速設備和高速設備的需求。PCI-Expre