數(shù)字電子技術(shù)基礎(chǔ)簡明教程組合邏輯電路

1、會計學(xué)1數(shù)字電子技術(shù)基礎(chǔ)簡明教程組合邏輯電數(shù)字電子技術(shù)基礎(chǔ)簡明教程組合邏輯電路路（3-2）（3-3）第3章 組合邏輯電路 概述3.1 組合電路的基本分析方法和設(shè)計方法3.2 加法器和數(shù)值比較器3.3 編碼器和譯碼器3.4 數(shù)據(jù)選擇器和分配器3.5 用中規(guī)模集成電路實現(xiàn)組合邏輯函數(shù)3.6 只讀存儲器3.7 組合電路中的競爭冒險（3-4）一、組合邏輯電路的特點邏輯功能的特點：任意時刻的穩(wěn)定輸出僅僅取決于當(dāng)時的輸入信號，而與電路原來的狀態(tài)無關(guān)。 組合邏輯電路的一般結(jié)構(gòu)如圖所示。組合邏輯電路的概述 電路結(jié)構(gòu)的特點： 1、由門電路組合而成，不包含任何記憶元件； 2、信號是單向傳輸?shù)模淮嬖谳敵龅捷斎氲姆?/p>

2、饋回路。組合邏輯電路I輸入I0In-1I1Y0Ym-1Y1Y輸出Y0=F0(I0,I1,In-1)Y1=F1(I0,I1,In-1) Ym-1=Fm-1(I0,I1,In-1) 數(shù)字邏輯電路分為組合邏輯電路和時序邏輯電路（3-5）二、組合電路邏輯功能的表示方法 用來表示邏輯函數(shù)的幾種方法邏輯圖、真值表、卡諾圖、邏輯表達(dá)式及時間圖等，都可以用來表示組合電路的邏輯功能。 三、組合邏輯電路的分類 1、按照邏輯功能特點不同劃分：加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、只讀存儲器等。 2、按照使用基本開關(guān)元件不同劃分：CMOS、TTL等。 3、按照集成度不同劃分：SSI（Small Scal

3、e IC，小規(guī)模集成電路 ）、MSI （Medium Scale IC，中規(guī)模集成電路 ） 、LSI （Large Scale IC，大規(guī)模集成電路 ） 、VLSI （Very Large Scale IC，超大規(guī)模集成電路 ）等。（3-6） 3.1 組合電路的基本分析方法和設(shè)計方法 一、分析方法 根據(jù)給定的邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式。 化簡邏輯表達(dá)式，求出輸出函數(shù)的最簡與或表達(dá)式。 列出輸出函數(shù)的真值表。 描述電路的邏輯功能。 所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。 3.1.1 組合電路的基本分析方法 給定組合邏輯電路寫輸出邏輯表達(dá)式化簡分析其功能列出真值

4、表分析其功能（3-7）二、分析舉例解 ： 、根據(jù)邏輯圖寫輸出邏輯表達(dá)式并化簡例1：組合邏輯電路如圖，試分析其邏輯功能。、根據(jù)邏輯表達(dá)式列真值表、由真值表分析邏輯功能當(dāng)AB相同時，輸出為0當(dāng)AB相異時，輸出為1異或功能。&YAB01100 00 11 01 1YA BBABABABABAABBABAABBABAABY)()(（3-8）解：、根據(jù)邏輯圖寫輸出邏輯表達(dá)式例2：組合邏輯電路如圖，試分析其邏輯功能。Y31111ABCYY1Y21BBACBABYYYYBYYYBAYCBAY 21321321,、化簡邏輯表達(dá)式ABBABACBABBACBAY 電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。

5、Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。、電路的邏輯功能（3-9） 例3：試分析下圖所示電路的邏輯功能，圖中輸入信號A、B、C、D是一組4位二進(jìn)制代碼。 解： 寫輸出函數(shù)Y的邏輯表達(dá)式DXDXDXYCWCWCWXBABABAW 進(jìn)行化簡DCABCDBABCDADCBADABCDCBADCBADCBADXDXYABCCBACBACBACWCWXBABABABABAW &ABW&CX&DY（3-10） 解： 列真值表 如右表所示。 功能說明 由右表所示真值表可以明顯看出，如3.1.1所示邏輯圖是一檢奇電路，即當(dāng)輸入4位二進(jìn)制代碼A、B、C、D的取值中，1的個數(shù)為奇數(shù)時輸出Y為1，反之，為偶數(shù)時輸出Y

6、為0。01101001100101100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1YA B C D（3-11）例4：試分析圖示電路的邏輯功能。解：第一步：由邏輯圖可以寫輸出F的邏輯表達(dá)式為： BCACABF（3-12）第二步：原式可變換為 第四步：確定電路的邏輯功能。 由真值表可知，三個變量輸入，只有兩個及兩個以上變量取值為1時，輸出才為1?？梢婋娐房蓪崿F(xiàn)多數(shù)表決邏輯功能。+FAB AC BCAB AC BC第三步：

7、列出真值表如表所示。ABCF00000100001001111000101111011111（3-13） 3.1.2 組合電路的基本設(shè)計方法 一、設(shè)計方法 根據(jù)要求，設(shè)計出適合需要的組合邏輯電路應(yīng)該遵循的基本步驟，可以大致歸納如下： 1、進(jìn)行邏輯抽象 分析設(shè)計要求，確定輸入、輸出信號及它們之間的因果關(guān)系。 設(shè)定變量，即用英文字母表示有關(guān)輸入、輸出信號，表示輸入信號者稱為輸入變量，有時也簡稱為變量，表示輸出信號者稱為輸出變量，有時也稱為輸出函數(shù)或簡稱函數(shù)。 組合邏輯功輯電路的設(shè)計是根據(jù)給定的實際邏輯問題，求出實現(xiàn)其邏輯功能的邏輯電路。（3-14） 狀態(tài)賦值，即用0和1表示信號的有關(guān)狀態(tài)。 列真值

8、表。根據(jù)因果關(guān)系，把變量的各種取值和相應(yīng)的函數(shù)值，以表格形式一一列出，而變量取值順序則常按二進(jìn)制數(shù)遞增排列，也可按循環(huán)碼排列。 2、進(jìn)行化簡 輸入變量比較少時，可以用卡諾圖化簡。 輸入變量比較多用卡諾圖化簡不方便時，可以用公式法化簡。 3、畫邏輯圖 變換最簡與或表達(dá)式，求出所需要的最簡式。 根據(jù)最簡式畫出邏輯圖。（3-15） 二、設(shè)計舉例 例1：試設(shè)計一個三人多數(shù)表決電路，要求提案通過時輸出為1，否則為0。 解：分析：“多數(shù)表決電路”是按照少數(shù)服從多數(shù)的原則對某項決議進(jìn)行表決，確定是否通過。 令 邏輯變量A、B、C 分別代表參加表決的3個成員，并約定邏輯變量取值為0表示反對，取值為1表示贊成；

9、 邏輯函數(shù)Y表示表決結(jié)果。Y取值為0表示決議被否定，Y取值為1表示決議通過。 按照少數(shù)服從多數(shù)的原則可知，函數(shù)和變量的關(guān)系是：當(dāng)3個變量A、B、C中有2個或2個以上取值為1時，函數(shù)Y的值為1，其他情況下函數(shù)Y的值為0。（3-16）1、列真值表2、由真值表可寫出：Y(A,B,C)=m(3,5,6,7)11100001BC00 01 11 10 01AY3、填卡諾圖化簡邏輯函數(shù)000101110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1YA B C 4、 輸出函數(shù)式Y(jié)=AB+BC+AC5、用與門、或門設(shè)計電路6、用與非門設(shè)計電路ACBCABY 思考：若只用二輸入

10、與非門設(shè)計電路，如何畫邏輯圖？提示：的形式畫邏輯圖。將函數(shù)式化為ACBCABY)(&1ABCY&ABCY&（3-17）ACABACABY首先確定輸入變量： 設(shè)：A,B,C為輸入變量分別代表參加表決的邏輯變量，Y為輸出變量，表示輸出結(jié)果。 規(guī)定：A,B,C為1表示贊成，為0表示反對。Y=1表示通過，Y=0 表示反對。ABAC第二步：函數(shù)化簡第三步：畫邏輯電路圖解：第一步：列真值表真值表ABCY00000010010001101000101111011111ABCY& 例2：設(shè)計一個三變量表決器，其中A具有否決權(quán)。BCA0001111001111（3-18） 例3：設(shè)計一個樓上、樓下開關(guān)的控制邏輯

11、電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。 解：設(shè)定變量和狀態(tài)賦值：設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時為1，斷開時為0；燈亮?xí)rY為1，燈滅時Y為0。 列真值表：根據(jù)邏輯要求列出真值表如下。 邏輯表達(dá)式：由真值表得邏輯邏輯表達(dá)式BABAY已為最簡與或表達(dá)式A BY0 000 111 011 10（3-19）畫邏輯電路圖：ABY&ABY=1用與非門實現(xiàn)BABAYBAY用異或門實現(xiàn)BABAY（3-20） 例4：設(shè)計一個路燈控制電路，要求實現(xiàn)的功能是：當(dāng)總電源開關(guān)閉合時，安裝

12、在三個不同地方的三個開關(guān)都能獨立地將燈打開或熄滅；當(dāng)總電源開關(guān)斷開時，路燈不亮。 解： 邏輯抽象 輸入、輸出信號：輸入信號是四個開關(guān)的狀態(tài)，輸出信號是路燈的亮、滅。 設(shè)定變量用S表示總電源開關(guān)，用A、B、C表示安裝在三個不同地方的分開關(guān)，用Y表示路燈。 狀態(tài)賦值：用0表示開關(guān)斷開和燈滅，用1表示開關(guān)閉合和燈亮。（3-21） 列真值表：由題意不難理解，一般地說，四個開關(guān)是不會在同一時刻動作的，反映在真值表中任何時刻都只會有一個變量改變?nèi)≈担虼税囱h(huán)碼排列變量S、A、B、C的取值較好，如右表所示。00000000101010100 0 0 00 0 0 10 0 1 10 0 1 00 1 1

13、00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0YS A B C 進(jìn)行化簡 由下圖所示Y的卡諾圖可得101001010000000 0BC10110001SA00 01 11 10CBASCBASSABCCBSAY（3-22） 畫邏輯圖 用異或門和與門實現(xiàn)。 變換表達(dá)式 邏輯圖：如下圖所示。)()()()()()(CBASCBACBASCBCBABCCBASCBACBAABCCBASY11&ABCSY（3-23）作業(yè)題P225 題3.1(a) P226 題3.4P226 題3.6 Y1（

14、3-24）一、填空題 1、組合邏輯電路是指任何時刻電路的穩(wěn)定輸出，僅僅只決定于( )。 該時刻各個輸入變量的取值 2、從電路結(jié)構(gòu)上看，組合邏輯電路是由常用門電路組合而成，其中既無( )，也不包含( )。可以存儲信號的記憶元件 從輸出到輸入的反饋連接二、分析題 1、組合電路如下圖所示，分析該電路的邏輯功能。 &1ABCYP 解： 由邏輯圖逐級寫出邏輯表達(dá)式。為了寫表達(dá)式方便，借助中間變量PABCP ABCCABCBABCACPBPAPY （3-25） 化簡與變換。因為下一步要列真值表，所以要通過化簡與變換，使表達(dá)式有利于列真值表，一般應(yīng)變換成與或式或最小項表達(dá)式。CBAABCCBAABCCBAA

15、BCY )(A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110 由表達(dá)式列出真值表，見表。經(jīng)過化簡與變換的表達(dá)式為兩個最小項之和的非，所以很容易列出真值表。 分析邏輯功能 由真值表可知，當(dāng)A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。 （3-26） 2、電路如下圖所示，要求：寫出F的表達(dá)式；說明電路的邏輯功能；用最簡的邏輯電路實現(xiàn)F。 &1ABCF11&11& 解： 由邏輯圖寫出邏輯表達(dá)式 CBABACBACBAABCBAABCBAABCBAABCF 列真值表如左，可見該電路是三變量的奇校驗電路。A B

16、CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101101001 實現(xiàn)F的最簡邏輯電路如下圖所示。BCF11A（3-27）三、設(shè)計題 1、設(shè)計一個組合電路，其輸入是3位二進(jìn)制數(shù)BB2B1B0，輸出是Y12B、Y2B2，Y1、Y2也是二進(jìn)制數(shù)。 解：3位二進(jìn)制數(shù)B的最大值為7，所以Y12B的最大值為14，因此Y1為4位二進(jìn)制數(shù)，令Y1Z3Z2Z1Z0；Y2B2的最大值為49，因此Y2為6位二進(jìn)制數(shù)，令Y2 F5F4F3F2F1F0。列真值表如下：B2 B1 B0Z3 Z2 Z1 Z0F5 F4 F3 F2 F1 F00 0 00 0 10 1 00 1 11

17、0 01 0 11 1 01 1 10 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 00 0 0 0 0 00 0 0 0 0 10 0 0 1 0 00 0 1 0 0 10 1 0 0 0 00 1 1 0 0 11 0 0 1 0 01 1 0 0 0 1 由表可知， Y1 相當(dāng)于B左移一位，右端補(bǔ)零，故 Z3=B2 ，Z2=B1， Z1=B0 ，Z0=0012012302120120120124120120125BBBBBBFBBBBBBBBBBBBBFBBBBBBBBF 00202012012012012010101201

18、220BBBBBBBBBBBBBBBBBFFBBBBBBBBF （3-28） B2B1B0 1 & F0F1&1F2F3 &1& F4F511Z3Z2Z1Z00010120120123021241250BFFBBFBBBBBBFBBBBFBBF 00011223 ZBZBZBZ 由 畫出邏輯電路圖如下。（3-29） 3.2 加法器和數(shù)值比較器 一、半加器和全加器 3.2.1 加法器 1、半加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiC

19、iAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進(jìn)位（3-30）2、全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABACAi、Bi：

20、加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。（3-31）11iiiiiiiCBCABAC 用與門和或門實現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS國標(biāo)符號AiBiCi-1SiCiCI CO Si Ci 1 11 Ai Bi Ci-1 1 1 & & & & & & & （3-32） 用與或非門實現(xiàn) AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。為此，合并值

21、為0的最小項。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACC（3-33）CiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC（3-34）實現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、4位串行進(jìn)位加法器：把4個全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI 二、加法器 由于每一位相加結(jié)果，必須等

22、到低一位的進(jìn)位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做逐位進(jìn)位加法器。其是結(jié)構(gòu)簡單，最大是運(yùn)算速度慢。為了提高運(yùn)算速度，必須減小或消除由于進(jìn)位信號逐位傳遞所消耗的時間，采用超前進(jìn)位加法器。（3-35）2、超前進(jìn)位加法器（并行進(jìn)位加法器）100000100100000)(CBABACBCABAC4位加法器中，第1位全加器的輸入進(jìn)位信號的表達(dá)式為第2位全加器的輸入進(jìn)位信號的表達(dá)式為)()()(1000001111011111CBABABABACBABAC第3位全加器的輸入進(jìn)位信號的表達(dá)式為 )()()()(10000011112222122222CBABABABABABACBABAC 而4位加法器輸出

23、進(jìn)位信號的表達(dá)式，即第3位加法運(yùn)算時產(chǎn)生的要送給更高位的進(jìn)位信號的表達(dá)式為)()()()()(100000111122223333233333CBABABABABABABABACBABAC（3-36） 顯而易見，只要A3、A2、A1、A0 、B3、B2、B1、B0和C0-1給出之后，便可按上述表達(dá)式直接確定C3、C2、C1、C0。因此如果用門電路實現(xiàn)上述邏輯關(guān)系，并將結(jié)果送到相應(yīng)全加器的進(jìn)位輸入端，就會極大地提高加法運(yùn)算速度，因為高位的全加運(yùn)算再也不需等待了。4位超前進(jìn)位加法器就是由四個全加器和相應(yīng)的進(jìn)位邏輯電路組成的。 圖(a)是4位超前進(jìn)位加法器的邏輯電路結(jié)構(gòu)示意圖。圖(b)、(c)是相應(yīng)

24、的CMOS與TTL集成電路的型號與引腳圖。（3-37） 用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。一、1位數(shù)值比較器 設(shè)AiBi時Li1； AiBi時Gi1； AiBi時Mi1。得1位數(shù)值比較器的真值表。 3.2.2 數(shù)值比較器 0 1 00 0 11 0 00 1 00 00 11 01 1Li (Ai Bi) Gi (Ai= Bi) Mi (Ai Bi) Ai Bi（3-38）邏輯表達(dá)式邏輯圖iiiiiiiiiiiBAMBABAGBAL Ai Bi 1 1 MiGi Li& 1 & & & （3-39） Ai Bi 1 1 & Mi Gi Li & & 邏輯表達(dá)式

25、邏輯圖iiiiiiiiiiiBAMBABAGBALiiiiiiiiiiiiiiiiiiiBAMBABABABABABAGBAL（3-40）二、4位數(shù)值比較器 4 位數(shù)值比較器,要比較的是兩個4 位二進(jìn)制數(shù)A = A3 A2A1A0、B =B3B2B1B0 。比較結(jié)果用L、G、M 表示，且A B 時L=1, AB時G=1，AB時M=1。 1、比較方法，輸入輸出之間因果關(guān)系分析 從最高位開始比較，依次逐位進(jìn)行，直到比較出結(jié)果為止。 若A3B3，則AB，L=1 、G=M=0。 當(dāng)A3=B3即G3=1時,若A2B2，則AB，L=1 、G=M=0。 當(dāng)A3=B3、A2=B2即G3=G2=1時,若A1B1

26、，則AB，L=1 、G=M=0。 當(dāng)A3=B3、A2=B2 、A1=B1即G3=G2=G1=1時,若A0B0，則AB，L=1 、G=M=0。 對AB即L=1，上述四種情況是或的邏輯關(guān)系。 只有當(dāng)A3=B3、A2=B2 、A1=B1 、A0=B0即G3=G2=G1=G0=1時,才會有A=B即G=1。顯然，對于A=B即G=1，G3、G2、G1、G0與的邏輯關(guān)系。 如果A不大于B也不等于B，即L=G=0時，則AB即M=1。（3-41） 2、邏輯表達(dá)式 根據(jù)上述比較方法和輸入輸出之間因果關(guān)系分析，可以直接寫出L、G、M的邏輯表達(dá)式GLGLMGGGGGLGGGLGGLGLL01230123123233

27、比照上述表達(dá)式也也可以寫出GMGMLGGGGGMGGGMGGMGMM01230123123233 3、邏輯圖 變換表達(dá)式結(jié)果如下，利用1位數(shù)值比較器的邏輯圖，可畫出4位數(shù)值比較器的邏輯圖。GMLGGGGGMGGGMGGMGMM01230123123233)()()(（3-42）GMLGGGGGMGGGMGGMGMM01230123123233)()()(（3-43） 4、集成數(shù)值比較器 把實現(xiàn)數(shù)值比較功能的電路集成在一個芯片上便構(gòu)成了集成數(shù)值比較器。下圖是4位集成數(shù)值比較器的外引腳功能端排列圖。(a) TTL數(shù)值比較器引腳圖 16 15 14 13 12 11 10 974LS85 1 2 3

28、 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB FAB AB A=B A1 VSS(b) CMOS數(shù)值比較器引腳圖（3-44）下表是4位集成數(shù)值比較器的真值表。（3-45）作業(yè)題P225 題3.2(b) P226 題3.9（3-46）一、填空題 1、兩個1位二進(jìn)制數(shù)相加叫做( )。兩個同位的加數(shù)和來自低位的進(jìn)位三者相加叫做( )。半加器 2、比較兩個多位二進(jìn)制數(shù)大小是否相等的邏輯電路，稱為( )。 數(shù)值比較器二、單項選擇題 1、如需要判斷兩個二進(jìn)制數(shù)的大小或相等，可以使用( )電路。 A、譯碼器 B、編碼器 C、數(shù)據(jù)選擇器 D、數(shù)據(jù)比較

29、器D全加器 2、只考慮本位數(shù)而不考慮低位來的進(jìn)位的加法稱為 ( )。 A、全加 B、半加 C、全減 D、半減B（3-47） 3.3.1 編碼器 編碼 用文字、符號或者數(shù)字表示特定對象的過程都可叫做編碼。 實現(xiàn)編碼功能的電路 編碼器 二進(jìn)制編碼器 二-十進(jìn)制編碼器 優(yōu)先編碼器 編碼器(即Encoder) 被編信號 二進(jìn)制代碼 編碼器 （3-48） 一、二進(jìn)制編碼器 1、3位二進(jìn)制編碼 輸入是八個需要進(jìn)行編碼的信號用I0I7表示，輸出是用來進(jìn)行編碼的3位二進(jìn)制代碼，用Y0、Y1 、Y2表示。該編碼器在任何時刻，只能對一個輸入信號進(jìn)行編碼，即不允許有兩個和兩個以上輸入信號同時存在，也就是I0、I1、

30、I7是一組互相排斥的變量。真值表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1I0I1I2I3I4I5I6I7Y2 Y1 Y0輸出輸入邏輯表達(dá)式753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY（3-49）753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏輯圖（3-50）2、3位二進(jìn)制優(yōu)先編碼

31、器 在優(yōu)先編碼器中允許幾個信號同時輸入，但是電路只對其中優(yōu)先級別最高的進(jìn)行編碼，不理睬級別低的信號。即在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表（3-51）12463465671234567345675677024534567

32、234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式（3-52）邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線-3線優(yōu)先編碼器 如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了，如教材P164圖3.3.6所示。（3-53）3、集成3位二進(jìn)制優(yōu)先編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2

33、 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST為選通輸入端，當(dāng)ST0時允許編碼；當(dāng)ST1時Y2、Y1、Y0和YS 、YEX均封鎖，編碼被禁止。YS為選通輸出端，通常接至低位芯片的ST端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX0表示是編碼輸出；YEX1表示不是編碼輸出。（3-5

34、4）集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1（3-55）集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)

35、先編碼器優(yōu)先級別從015 II遞降 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&（3-56）輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1

36、 00 1 1 11 0 0 01 0 0 11、8421 BCD碼編碼器輸入10個互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表 二、二十進(jìn)制編碼器 （3-57）983IIY邏輯表達(dá)式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖97531975310763276321765476542IIIIIIIIIIYIIIIIIIIYIIIIIIIIY98II（3-58）I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1

37、0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD碼優(yōu)先編碼器真值表優(yōu)先級別從 I9至 I0遞降（3-59）邏輯表達(dá)式8993IIIY1246834685687891234567893456789567897899024589345896897892345678934567896789

38、78914895896897894567895678967897892IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY89II （3-60）邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&110線-4線優(yōu)先編碼器 在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的8421 BCD碼優(yōu)先編碼器，如教材P170圖3.3.12所示。（3-6

39、1） 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成10線-4線優(yōu)先編碼器輸入端和輸出端都是低電平有效（3-62） 3.3.2 譯碼器 譯碼是編碼的逆過程。 把代碼狀態(tài)的特定含義“翻譯” 出來的過程叫做譯碼。 實現(xiàn)譯碼功能的電路 譯碼器 二進(jìn)制譯碼器 二 - 十進(jìn)制譯碼器 數(shù)碼顯示譯碼器 譯碼器(即 Decoder) 二進(jìn)制代碼 與輸入代碼對應(yīng)的特定信息 譯碼器 （3-63）一、二進(jìn)制譯碼器 設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于

40、輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。n 位二進(jìn)制代碼 2n 位譯碼輸出二進(jìn)制譯碼器 譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效（3-64）1、3位二進(jìn)制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0

41、 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表輸入：3位二進(jìn)制代碼輸出：8個互斥的信號（3-65）01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯圖電路特點：與門組成的陣列（3-66）2、集成3線8線譯碼器A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），S1、 、為選通控制端。當(dāng)S11、 時

42、，譯碼器處于工作狀態(tài);當(dāng)S10、時，譯碼器處于禁止?fàn)顟B(tài)。07YY2S3S032SS132SS 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 S3 S2 S1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 S3 S2 S1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖（3-67）真值表1 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0

43、1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 10 1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0S1 S2+S3 A2 A1 A0輸出輸入（3-68）3、二進(jìn)制譯碼器的級聯(lián) 當(dāng)輸入二進(jìn)制代碼的位數(shù)比較多時，可以把幾個二進(jìn)制譯碼器級聯(lián)起來完成其譯碼操作。下圖是把兩片74LS138級聯(lián)

44、起來構(gòu)成的4線16線譯碼器。1Y0Y7Y8Y9Y15Y1Y0Y1Y7A0A1A2STBSTCSTA74LS138(1)Y0Y1Y7A0A1A2STBSTCSTA74LS138(2)A0A1A2A30S3S2S1S1S2S3S 當(dāng)A30時，片(1) 工作，片(2) 被禁止。 當(dāng)A31時，片(1) 被禁止，片(2) 工作。（3-69）二十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線10線譯碼器。二、 二-十進(jìn)制譯碼器1、8421 B

45、CD碼譯碼器 把二十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路，稱為二十進(jìn)制譯碼器。（3-70）A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0

46、0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表（3-71）01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯圖采用完全譯碼方案（3-72） A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變量，即為低電平

47、有效。（3-73）、集成8421 BCD碼譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸出為反變量，即為低電平有效，并且采用完全譯碼方案。（3-74）gfedcba 由七段發(fā)光二極管構(gòu)成例： 共陰極接法a b c d e f

48、 g 0 1 1 0 0 0 01 1 0 1 1 0 1低電平時發(fā)光高電平時發(fā)光共陽極接法abcgdefgfedcba共陰極接法abcdefg1、數(shù)碼顯示器三、顯示譯碼器dgfecba（3-75）二 十進(jìn)制代碼2、顯示譯碼器（3-76）Q3 Q2Q1Q0agfedcb譯碼器二 十進(jìn)制代碼100101111117個4位（3-77）gfedcbaQ3 Q2 Q1 Q0a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 10 0 1 0 1 1 0 1 1 0 1 20 0 1 1 1 1 1 1 0 0 1 30 1 0 0 0

49、1 1 0 0 1 1 40 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0 0 0 71 0 0 0 1 1 1 1 1 1 1 81 0 0 1 1 1 1 1 0 1 1 9（3-78）共陽極7段顯示譯碼器真值表輸入輸出字形A3 A2 A1 A0Ya Yb Yc Yd Ye Yf Yg0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0

50、 1 1 01 0 0 1 1 0 00 1 0 0 1 0 00 1 0 0 0 0 00 0 0 1 1 1 10 0 0 0 0 0 00 0 0 0 1 0 00123456789（3-79）020213AAAAAAYaYa的卡諾圖020213AAAAAAYYaa0000000 1 1000011110A3A200011110A1A0Ya的卡諾圖1111111 0 0100011110A3A200011110A1A0（3-80）邏輯表達(dá)式021212302120130102012012012301201012020213AAAAAAAYAAAAAAAYAAAAYAAAAAAAAAAYA

51、AAYAAAAAYAAAAAAYgfedcba（3-81）邏輯圖（3-82）3、集成顯示譯碼器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖適用于共陰極LED（3-83）作業(yè)題P227 題3.12P227 題3.14（3-84）一、填空題 1、用文字、符號或者數(shù)碼表示特定對象的過程，叫做( )。編碼 2、用n位二進(jìn)制代碼對N=2n個信號進(jìn)行編碼的電路稱為( )。二進(jìn)制編碼器 3、半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共( ) 極接法和共(

52、 )極接法。陰陽 4、對于共陽接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用 ( )電平驅(qū)動的七段顯示譯碼器。低 5、8個輸入的編碼器，按二進(jìn)制編碼，其輸出的編碼有( ) 位。3 6、3個輸入的譯碼器，最多可譯碼出( ) 路輸出。8（3-85）二、單項選擇題 1、在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有( )信號。 A、2個 B、4個 C、8個 D、16個D 2、若在編碼器中有50個編碼對象，則要求輸出二進(jìn)制代碼位數(shù)為( )位。 A、5 B、6 C、10 D、50 B 3、在在大多數(shù)情況下,對于譯碼器而言( )。 A、其輸入端數(shù)目少于輸出端數(shù)目 B、其輸入端數(shù)目多于輸出端數(shù)目 C、其輸入端數(shù)目與輸出端

53、數(shù)目幾乎相同A（3-86）.6 數(shù)據(jù)選擇器3.4 數(shù)據(jù)選擇器和分配器 3.4.1 數(shù)據(jù)選擇器 在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關(guān)。輸入數(shù)據(jù)輸出數(shù)據(jù)選通控制端控制信號S0時，選擇器使能(工作)，S1時，選擇器被禁止。輸出數(shù)據(jù)可以是4路輸入數(shù)據(jù)的任意一路，究竟是哪一路完全由選擇控制信號決定。D3D2D1D0WSA1A000011011（3-87）一、4選1數(shù)據(jù)選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAAD

54、Y真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。（3-88）30013012011010iiimDAADAADAADAADY邏輯表達(dá)式邏輯圖（3-89）集成8選1數(shù)據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 時S1 時，選擇器被禁止，無論地址碼是什么，Y 總是等于 0二、集成數(shù)據(jù)選擇

55、器（3-90）74LS151的真值表7415174S15174LS1510 1 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 0Y YD A2 A1 A0 S輸出輸入型號（3-91）例：用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)下列函數(shù)：CBACBAACY解：令A(yù)2=A，A1=B ，A0=C，則D0=D3=D4=D6=0， D1=D2=D5=D7=1，故電路圖如下圖所示。CBACBAABCCB

56、ACBACBAACYD0 D1 D2 D3 D4 D5 D6 D7A2 A1 A0 SY Y A B C1Y（3-92）0123150123901238AAAADAAAADAAAADY 012370123101230AAAADAAAADAAAADY 當(dāng)A30時S10、S21，片(2)禁止，片(1)使能當(dāng)A31時S11、S20，片(2)使能，片(1)禁止數(shù)據(jù)選擇器的擴(kuò)展（3-93） 3.4.2 數(shù)據(jù)分配器 定義：能夠?qū)?個輸入數(shù)據(jù)，根據(jù)需要傳送到m個輸出端的任何一個輸出端的電路，叫做數(shù)據(jù)分配器，又稱為多路分配器，其邏輯功能正好與數(shù)據(jù)選擇器相反。00011011（3-94）一、1路-4路數(shù)據(jù)分配器

57、由地址碼決定將輸入數(shù)據(jù)送給哪路輸出。輸 入輸出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)013012011010 ADAYADAYAADYAADY（3-95）邏輯圖013012011010 ADAYADAYAADYAADY11DA1A0Y0Y1Y2Y3&（3-96）二、集成數(shù)據(jù)分配器集成數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。G2BG1G2A 數(shù)據(jù)輸出1 Y0 Y1 Y2STC 74LS138 Y3 Y4STA

58、 Y5STB Y6 Y7 A2 A1 A0 D由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端（3-97）數(shù)據(jù)選擇器的主要特點：120niiimDY具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：提供了地址變量的全部最小項。一般情況下，Di可以當(dāng)作一個變量處理。 因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。（3-98）n=k-1（3-99）例：試用數(shù)據(jù)選擇器電路實現(xiàn)下列邏輯函數(shù) 經(jīng)過比較D0 解：k=3，則n=k-1=2，選擇4選1數(shù)據(jù)選擇器74LS153將A、B分別對應(yīng)A1、

59、A0 ，C對應(yīng)輸入D，Y作為輸出F。4選1數(shù)據(jù)選擇器輸出信號表達(dá)式：ABCCBABCACBAF301201101001DAADAADAADAAYABCCBABCACBAFD1D2D3（3-100）D0 = CD1 = D2 =D3 =CS0確定選擇器的輸入：連線圖：（3-101）例：ABCCABCBABCABBCAAABCCCABY )()()(301201101001DAADAADAADAAY)(CCABCBABCABAABCCABCBABCAY 0（3-102）010123A A D D D D SY（3-103）譯碼器的主要特點：具有標(biāo)準(zhǔn)的與非與非式的形式，即：提供了輸入變量的全部最小項

60、。 因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成，那么利用兩次取反的方法就可以得到由最小項構(gòu)成的與非與非表達(dá)式。 所以，利用譯碼器和與非門可以實現(xiàn)任何所需的組合邏輯函數(shù)。iimY （3-104）n=k兩次取反（3-105）例：使用集成譯碼器設(shè)計一個全加器。連線圖 解：全加器有三個輸入信號，兩個輸出信號，選擇3線8線譯碼器74LS138。 已知1位全加器的邏輯表達(dá)式為74LS138Y7Y6Y5Y4Y3Y2Y1Y0S2S3S1A2A1A0&1AiBiCi-1SiCi765376531111742174211111mmmmmmmmCBACBACBACBACmmmmmmmmCBACBACBAC