數字電路與邏輯設計 第3章課件

1、第3章 組合邏輯電路 了解小規(guī)模集成器件的組合邏輯電了解小規(guī)模集成器件的組合邏輯電路分析和設計的方法。路分析和設計的方法。 掌握中規(guī)模集成器件掌握中規(guī)模集成器件:譯碼器、數據譯碼器、數據選擇器選擇器等的邏輯功能及控制管腳的等的邏輯功能及控制管腳的意義。意義。 理解上述中規(guī)模集成器件的邏輯表理解上述中規(guī)模集成器件的邏輯表達式。達式。第第 3 章章 組合邏輯電路組合邏輯電路 第3章 組合邏輯電路 了解各種集成器件功能擴展的方法及管了解各種集成器件功能擴展的方法及管腳連線。腳連線。熟練掌握采用中規(guī)模集成器件實現組合熟練掌握采用中規(guī)模集成器件實現組合邏輯函數的分析和設計方法。邏輯函數的分析和設計方法。

2、第3章 組合邏輯電路 組合邏輯電路：任何時候的輸出僅組合邏輯電路：任何時候的輸出僅僅取決于僅取決于該時刻該時刻的輸入，而與電路原來的的輸入，而與電路原來的狀態(tài)沒有任何關系。輸出狀態(tài)隨著輸入信狀態(tài)沒有任何關系。輸出狀態(tài)隨著輸入信號的改變而改變。號的改變而改變。第3章 組合邏輯電路 3.1小規(guī)模組合邏輯電路的分析小規(guī)模組合邏輯電路的分析 分析過程一般按下列步驟進行：分析過程一般按下列步驟進行： 根據給定的邏輯電路，從輸入端開始，根據給定的邏輯電路，從輸入端開始，逐級推導出輸出端的邏輯函數表達式。逐級推導出輸出端的邏輯函數表達式。 根據輸出函數表達式列出真值表。根據輸出函數表達式列出真值表。 確定電

3、路的邏輯功能。確定電路的邏輯功能。 第3章 組合邏輯電路 【例3-1】分析圖所示電路，指出該電路分析圖所示電路，指出該電路的邏輯功能。的邏輯功能。 1&11AiBiCiSiCi+1(a)SiCi+1AiBiCi(b)1第3章 組合邏輯電路 解：解： 寫出函數表達式。寫出函數表達式。 iiiiiiiiiiBACBACCBAS)(1第3章 組合邏輯電路 Ai Bi CiCi+1 Si0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 00 10 11 00 11 01 01 1 列真值表列真值表。(Ai+Bi+Ci)第3章 組合邏輯電路 半加器真值表 Ai BiCi

4、+1 Si0 00 11 01 10 00 10 11 0半加器 &AiBiSiCi+11第3章 組合邏輯電路 Ai Bi DiDi+1 Si0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 11 00 10 00 01 1一位全減器真值表一位全減器真值表(A-B-D)第3章 組合邏輯電路 3.2 小規(guī)模組合邏輯電路的設計小規(guī)模組合邏輯電路的設計 邏輯抽象。確定輸入、邏輯抽象。確定輸入、 輸出變量；然輸出變量；然后確定輸入、輸出變量中后確定輸入、輸出變量中0、1 的具體含義；的具體含義；最后根據輸出與輸入之間的邏輯關系列出最后根據輸出與輸入之間的邏

5、輯關系列出真值表。真值表。 根據真值表寫出根據真值表寫出K圖。每個輸出變量分圖。每個輸出變量分別與一個別與一個K圖相對應。圖相對應。第3章 組合邏輯電路 將卡洛圖化簡，得到最簡邏輯函數表達式。將卡洛圖化簡，得到最簡邏輯函數表達式。 根據邏輯函數表達式及選用的邏輯器件根據邏輯函數表達式及選用的邏輯器件畫出邏輯電路圖。畫出邏輯電路圖。第3章 組合邏輯電路 【例】用門電路設計一個將【例】用門電路設計一個將8421 BCD碼轉碼轉換為余換為余3碼的變換電路。碼的變換電路。 解：解： 分析題意，分析題意， 列真值表和卡諾圖。列真值表和卡諾圖。 第3章 組合邏輯電路 A B C DE3 E2 E1 E00

6、 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0 第3章 組合邏輯電路 第3章 組合邏輯電路 寫出輸出函數表達式。寫出輸出函數表達式。DEDCDCCDDCEDCBDCBDCBDBCBDCBEBDBCABDBCAE0123)()()(第3章 組合邏輯電路 畫邏輯電路。畫邏輯電路。1&11

7、&11E3E2E1E0ABCD第3章 組合邏輯電路 【例】設計一個一位全減器。 列真值表 全減器有三個輸入變量：被減數An、減數Bn、低位向本位的借位n；有兩個輸出變量：本位差Dn、本位向高位的借位C n+1減器真值表 An Bn CnCn+1 Dn0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 11 00 10 00 0 1 1第3章 組合邏輯電路 全減器框圖及K圖 (a) 框圖; (b) Cn+1； (c) Dn 第3章 組合邏輯電路 選器件。 寫邏輯函數式。 首先畫出Cn+1和Dn的K圖，然后根據選用的三種器件將Cn+1、Dn分別化簡為相應

8、的函數式。第3章 組合邏輯電路 nnnnnnnnnnnnnnnnnnnnBACACBCCBACBACBACBAD1當用異或門實現電路時，寫出相應的函數式為 nnnnnnnnnnnnnnnnnnnnnnnCBCBACBCBACBCBACBACCBAD)()(1其中 為Dn和Cn+1的公共項。 )(nnCB 第3章 組合邏輯電路 畫出邏輯電路。 圖 全減器邏輯圖 第3章 組合邏輯電路 3.3 常用常用MSI組合邏輯器件及應用組合邏輯器件及應用 3.3.1 編碼器編碼器 將不同輸入信號用二進制代碼來表將不同輸入信號用二進制代碼來表示的過程稱為編碼。示的過程稱為編碼。 實現編碼操作的電實現編碼操作的電

9、路就是編碼器。路就是編碼器。優(yōu)先編碼器允許多個輸入信號同時有優(yōu)先編碼器允許多個輸入信號同時有效，但它只對優(yōu)先級別最高的有效輸入信效，但它只對優(yōu)先級別最高的有效輸入信號編碼，對級別較低的輸入信號不予理睬。號編碼，對級別較低的輸入信號不予理睬。常用的常用的MSI優(yōu)先編碼器為優(yōu)先編碼器為74148。 第3章 組合邏輯電路 第3章 組合邏輯電路 74HC148的功能表 輸入低電平有效，低電平為有效信號；輸出低輸入低電平有效，低電平為有效信號；輸出低電有效，反碼輸出。電有效，反碼輸出。第3章 組合邏輯電路 74HC149-八線八線-八線優(yōu)先權編碼器。八線優(yōu)先權編碼器。第3章 組合邏輯電路 不帶編碼器和譯

10、碼器的MCU應用電路第3章 組合邏輯電路 帶編碼器的MCU應用電路000通過MCU鍵盤中斷功能讀取編碼，然后查表執(zhí)行相應按鍵服務程序第3章 組合邏輯電路 3.3.2 譯碼器譯碼器 將二進制代碼轉換成不同的輸出信號將二進制代碼轉換成不同的輸出信號的過程稱為譯碼。常用的的過程稱為譯碼。常用的MSI譯碼器為譯碼器為74HC138(38Line Decoder)。第3章 組合邏輯電路 第3章 組合邏輯電路 輸出低電有效，低電平為有效輸出。輸出低電有效，低電平為有效輸出。第3章 組合邏輯電路 38譯碼器功能波形圖 ABC第3章 組合邏輯電路 帶譯碼器的MCU應用電路000放大電路驅動負載工作。第3章 組

11、合邏輯電路 如果用如果用 表示表示i端的輸出，端的輸出，38譯碼器出函數譯碼器出函數 iY)70( iMmYiii 可見，當使能端有效時，可見，當使能端有效時，每個輸出每個輸出端函數正好等于其對應輸入變量端函數正好等于其對應輸入變量(地址輸地址輸入端入端)最小項的非或最大項。最小項的非或最大項。 第3章 組合邏輯電路 例 用一片用一片38譯碼器實現函數：譯碼器實現函數： )7 , 6 , 5 , 3 , 2 , 1 ()7 , 4 , 0(21mFmF 解：令函數的輸入變量解：令函數的輸入變量ABC=A2A1A0，然后將然后將F1、F2變換為譯碼器輸出的形式：變換為譯碼器輸出的形式： 4040

12、27407407407401.)4 , 0(.YYMMFYYYmmmmmmmmmF第3章 組合邏輯電路 38譯碼器 E1 E2A E2BA1A2A0Y0Y7Y6Y5Y4Y3Y2Y11A BC&F1F20 0 001111 0 011011 1 110110 0 11110第3章 組合邏輯電路 2. 顯示譯碼器顯示譯碼器 顯示譯碼器是用來驅動數碼管顯示數顯示譯碼器是用來驅動數碼管顯示數字或字符的字或字符的MSI部件。部件。 B C D 七 段 譯 碼 器 可 以 將 輸 入 的七 段 譯 碼 器 可 以 將 輸 入 的8421BCD碼，轉換為不同的碼，轉換為不同的7段代碼。段代碼。數數碼管碼管7

13、個輸入極個輸入極ag由相應的七段代碼來驅由相應的七段代碼來驅動。這樣可以將動。這樣可以將BCD碼以十進制數顯示出碼以十進制數顯示出來。來。第3章 組合邏輯電路 數字顯示譯碼器與數碼管數字顯示譯碼器與數碼管 abcdefgagb c d e f(a)BCD七段譯碼器DCBADCBAagbcdfeUCCRL7(b)UCCGNDGND第3章 組合邏輯電路 LEDLED數碼管的結構數碼管的結構八段八段LEDLED數碼管數碼管段代碼編碼表段代碼編碼表( (連線不同可有多種表連線不同可有多種表):):公共陽極公共陽極h g f e d c b ah g f e d c b aa ab bc cd dg g

14、e ef fh h公共陰極公共陰極h g f e d c b ah g f e d c b aa ab bc cd dg ge ef fh hh g f ah g f a高電平點亮高電平點亮低電平點亮低電平點亮接高電平接高電平接地接地字形字形0123456789黑黑共陽共陽0C00F90A40B09992820F880900FF共陰共陰3F065B4F666D7D077F6F00第3章 組合邏輯電路 第3章 組合邏輯電路 4.3.3 數據選擇器數據選擇器(Data selector/multiplexer) 數據選擇器數據選擇器在地址輸入代碼的控制下，在地址輸入代碼的控制下，將該地址對應的某路

15、數據輸出將該地址對應的某路數據輸出。8選1MUXYA0A2D1D0D3D2D5D4D7D6EA18選1MUX邏輯符號 第3章 組合邏輯電路 第3章 組合邏輯電路 數據選擇器在多路數據采集系統(tǒng)中的應用1100100101111第3章 組合邏輯電路 FreeScale 68HC系列單片機ADC10邏輯圖時鐘源的選擇端口的選擇第3章 組合邏輯電路 151的邏輯表達式的邏輯表達式A2A1A00100 01 11 10D0D2D6D4D1D3D7D521002101210221032104210521062107210nijjjYA A A DA AA DA A A DA AA DA A A DA AA

16、 DA A A DA AA Dm Dmi是地址輸入代碼所對應的最小項，稱地址最小項。是地址輸入代碼所對應的最小項，稱地址最小項。 151的卡洛圖的卡洛圖第3章 組合邏輯電路 例：例： 分析下列電路，寫出該電路的邏輯表達式，分析下列電路，寫出該電路的邏輯表達式，列出真值表，說明該電路的邏輯功能列出真值表，說明該電路的邏輯功能第3章 組合邏輯電路 DABCDCABCDBADCBABCDADCBADCBADCBAFDDDDDDDDABC0100111001第3章 組合邏輯電路 ABCDF000000001100101001100100101010011000111110001100101010010

17、11111000110111110111110輸入組合中1個數為奇數輸出1，偶數輸出0，該電路是奇偶校驗電路第3章 組合邏輯電路 計算機異步通信的常用數據格式110101111100011 0第3章 組合邏輯電路 3.3.4 數值比較器數值比較器(comparator) 用來比較兩個二進制數字的大小的用來比較兩個二進制數字的大小的MSI器件。器件。 級聯輸入端比較結果輸出端第3章 組合邏輯電路 2. 比較器的級聯比較器的級聯 比較兩個七位二進制數的大小電路比較兩個七位二進制數的大小電路 1A0B0A1B1A2B2A3B3A0B0A1B1A2B2A3B3A4B4A5B5A6B6A0B0A1B1A

18、2B2A3B3PABPABPABPABPABPABABABAB = = 第3章 組合邏輯電路 4.3.5 加法器加法器(adder) 用來實現兩個多位二進制數的加用來實現兩個多位二進制數的加法或減法運算。法或減法運算。第3章 組合邏輯電路 兩片加法器的級聯以實現八位二進兩片加法器的級聯以實現八位二進制數加法。制數加法。 A7 A6 A5A4 B7 B6 B5 B4A3 A2A1A0 B3 B2 B1 B0第3章 組合邏輯電路 例試采用四位加法器完成余例試采用四位加法器完成余3碼到碼到8421 BCD碼的轉換。碼的轉換。 第3章 組合邏輯電路 對于含有地址輸入端的對于含有地址輸入端的MSI器件級

19、聯器件級聯實現功能擴展。往往將高位地址作為實現功能擴展。往往將高位地址作為控制信號，而每片的地址輸入相同?？刂菩盘枺科牡刂份斎胂嗤?。 對于多片比較器和全加器的級聯，將對于多片比較器和全加器的級聯，將低位輸出連接高位級聯輸入。從而進低位輸出連接高位級聯輸入。從而進行多位二進制數的比較、求和。行多位二進制數的比較、求和。第3章 組合邏輯電路 3.4 中規(guī)模集成器件實現組合邏輯函數的中規(guī)模集成器件實現組合邏輯函數的分析和設計分析和設計 1 采用數據選擇器和附加邏輯門實現單輸采用數據選擇器和附加邏輯門實現單輸出函數。出函數。2 采用譯碼器和附加邏輯門實現多輸出邏采用譯碼器和附加邏輯門實現多輸出邏

20、輯函數。輯函數。3 采用全加器實現輸入信號的加減。采用全加器實現輸入信號的加減。第3章 組合邏輯電路 1 采用數據選擇器實現單輸出函數采用數據選擇器實現單輸出函數對于對于n個地址輸入端的個地址輸入端的MUX，其表達式為，其表達式為 120njjjDmY 而任何一個具有而任何一個具有l(wèi)個輸入變量的邏輯函數都個輸入變量的邏輯函數都可以用最小項之和來表示：可以用最小項之和來表示： (0,21)liFmi試問：當滿足什么條件時，下式成立？試問：當滿足什么條件時，下式成立？YF 第3章 組合邏輯電路 1) ln的情況的情況將函數的輸入變量將函數的輸入變量A、B、C、依次依次接到接到MUX的地址輸入端的地

21、址輸入端（AnA0），邏輯），邏輯函數最小項與函數最小項與MUX地址最小項等價。地址最小項等價。最最小項所對應的數據輸入端為小項所對應的數據輸入端為1，其余為，其余為0。第3章 組合邏輯電路 【例 】 試用試用8選選1MUX實現邏輯函數：實現邏輯函數： CBABAF解：解：)7 , 5 , 4 , 3 , 2 , 1 (),(mCBAF采用采用8選選1 MUXA2= A ， A1= B ， A0= C ，D1=D2=D3=D4=D5=D7=1，D0=D6=0。120njjjDmYYF 第3章 組合邏輯電路 采用數據選擇器實現單輸出函數，也可以通過卡采用數據選擇器實現單輸出函數，也可以通過卡洛圖

22、等價實現。洛圖等價實現。A2=A A1=B A0=CD1=D2=D3=D4=D5=D7=1，D0=D6=0。第3章 組合邏輯電路 8選1MUXYA0A2D1D0D3D2D5D4D7D6A1FABC1。EFABAB 思考：如何用思考：如何用151實現實現 ？A0=B,A1=A,A2=0D0=D3=D4=D5=D6=D7=0，D1=D2=1。第3章 組合邏輯電路 2) ln的情況的情況 如果從如果從l個輸入變量中選擇個輸入變量中選擇n個直接作個直接作為為MUX的地址輸入，那么多余的的地址輸入，那么多余的(l-n)個個變量就只能鏈接到變量就只能鏈接到MUX的數據輸入端。的數據輸入端。即即Di是多余輸

23、入變量的函數簡稱是多余輸入變量的函數簡稱余函數余函數。確定余函數確定余函數Di可以采用可以采用降維卡洛圖法降維卡洛圖法。 第3章 組合邏輯電路 n變量的邏輯函數，可以用變量的邏輯函數，可以用n維維K圖圖表示（其中變量數成為該表示（其中變量數成為該K圖的圖的維數維數）。）。如果把某些變量作為函數結果，則會減如果把某些變量作為函數結果，則會減小卡洛圖的維數。這種小卡洛圖的維數。這種K圖稱為圖稱為降維降維K圖圖。降維。降維K圖內小方格中的那些變量稱圖內小方格中的那些變量稱為為記圖變量記圖變量。降維后，小方格數目比降降維后，小方格數目比降維前少一半。但降維前后維前少一半。但降維前后K圖是等價的。圖是等

24、價的。第3章 組合邏輯電路 降維實質是兩格合并成一格降維實質是兩格合并成一格，但仍是，但仍是等價的。原來兩個方格的取值和記圖變量等價的。原來兩個方格的取值和記圖變量取值共同決定降維卡諾圖對應方格的取值。取值共同決定降維卡諾圖對應方格的取值。第3章 組合邏輯電路 將記圖變量的原變量與反變量分別與將記圖變量的原變量與反變量分別與降維前降維前K圖中所對應的小方格中的值圖中所對應的小方格中的值相與相與得到兩個與項。在將這兩個與項得到兩個與項。在將這兩個與項相或相或再填再填入降維后對應的小方格中，就得到降維入降維后對應的小方格中，就得到降維K圖。圖。如果函數的降維如果函數的降維K圖的維數與數據選圖的維數

25、與數據選擇器的地址數相同，根據擇器的地址數相同，根據K圖等價方法也圖等價方法也可以確定余函數?？梢源_定余函數。第3章 組合邏輯電路 例 試用試用8選選1MUX實現邏輯函數：實現邏輯函數： )14,13,912, 7 , 5 , 4 , 0(),(mDCBAF解：將解：將D作為記圖變量。作為記圖變量。 第3章 組合邏輯電路 DDDD1100 D0=D7= , D1=D5 =0, D2=D6=1, D3=D4=D D選擇選擇A2A1A0=ABC第3章 組合邏輯電路 8選1MUXYA0A2D1D0D3D2D5D4D7D6A1FABCED11第3章 組合邏輯電路 思考：如將思考：如將A作為記圖變量作為

26、記圖變量,結果應該怎樣？結果應該怎樣？100AA1AAA0011AAAAA00AA11第3章 組合邏輯電路 例 試用試用4選選1MUX實現三變量函數：實現三變量函數： CBABCACBACBAF 解 ：解 ： 首 先 選 擇 地 址 輸 入 ， 令首 先 選 擇 地 址 輸 入 ， 令A1A0=AB，則多余輸入變量為，則多余輸入變量為C。 將將C作為記圖變量。求降維作為記圖變量。求降維K圖。圖。 第3章 組合邏輯電路 1ABC000111100100111001AB0101CC0(a)(b)D0A1A00101D2D1D3(c)FFY第3章 組合邏輯電路 將將F與與Y對照，確定余函數。對照，確

27、定余函數。 0, 13210DCDCDD4選1MUXYA0A1D1D0D3D2EFABC11第3章 組合邏輯電路 1 指定用降維法，選用一片指定用降維法，選用一片8選一選一數據選擇器和必要的門電路實現邏輯數據選擇器和必要的門電路實現邏輯函數函數F，畫出邏輯圖，畫出邏輯圖，A為記圖變量。為記圖變量。CDBABAF課后練習：課后練習：第3章 組合邏輯電路 11AAAAAAA1A1AAAA D0=D2=D4= A , D1=D3 =D5 = , D6=D7=1 A選擇選擇A2A1A0=CDB第3章 組合邏輯電路 第3章 組合邏輯電路 2 用一片八選一數據選擇器和最少的門電路設用一片八選一數據選擇器和

28、最少的門電路設計實現一個多功能電路。功能如圖所示。（選計實現一個多功能電路。功能如圖所示。（選A為記圖變量）為記圖變量）第3章 組合邏輯電路 A1A0A01AA2=M1 A1=M2 A0=BD0=D2= , D3=D5=A,D1=D7=1，D4=D6=0。A第3章 組合邏輯電路 3 分析圖示電路，寫出電路輸出分析圖示電路，寫出電路輸出H和和G的的邏輯函數表達式，列出真值表，并說明電路邏輯函數表達式，列出真值表，并說明電路的邏輯功能。的邏輯功能。第3章 組合邏輯電路 356735673567124712471247. . .GY Y Y Ym m m mmmmmHY Y Y Ym m m mmm

29、mm第3章 組合邏輯電路 8選1MUXYA0A2D1D0D3D2D5D4D7D6A1FABCED114. 8選一的邏輯表達式是什么？根據下選一的邏輯表達式是什么？根據下列電路寫出該電路的邏輯表達式，并化列電路寫出該電路的邏輯表達式，并化簡為最簡與或式。簡為最簡與或式。第3章 組合邏輯電路 DDDDABC0100 01 11 10DDDDABC0100 01 11 1000110011210nijjjYm D0101FABCDABCABCABCDABCDABCABCABCD FACDABDACDABD第3章 組合邏輯電路 5 用用38譯碼器譯碼器74LS138和與非門實現下列函數，并和與非門實現

30、下列函數，并畫出邏輯圖和輸出波形。畫出邏輯圖和輸出波形。mFABCCBABAF)5 , 4 , 1 , 0(211(2,4,5,7)mF 第3章 組合邏輯電路 第3章 組合邏輯電路 課后練習：課后練習：例例31-14，10，12題除外。題除外。第3章 組合邏輯電路 組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險 1. 競爭與冒險競爭與冒險 在組合電路中，某一變量經不同途徑傳輸后，到達電路在組合電路中，某一變量經不同途徑傳輸后，到達電路中某一會合點的時間有先有后，這種現象稱為競爭中某一會合點的時間有先有后，這種現象稱為競爭。 由于由于競爭而使電路輸出發(fā)生瞬時錯誤的現象稱為冒險。競爭而使電路

31、輸出發(fā)生瞬時錯誤的現象稱為冒險。例如， 圖4-38(a)所示電路，其輸出函數為F=AB+AC。當B=C=1時， 應有F=A+A=1，即不管A如何變化，輸出F恒為高。而實際上由于門電路有延遲，當A由高變低時，在輸出波形上出現了一個負脈沖， 如圖4 - 38(b)所示。 第3章 組合邏輯電路 圖 4 38 競爭與冒險現象示例1 &BACF(a)(b)AAABACFtpd1第3章 組合邏輯電路 這就是由競爭所造成的錯誤輸出，這種寬度很窄的脈沖， 人們形象地稱其為毛刺(圖中波形忽略了信號的前后沿，并假定各門的延遲時間均為tpd)。這種負向毛刺也稱為0型型冒險冒險； 反之，若出現正向毛刺稱1型冒險型冒險

32、。 又如圖4-39所示情況，加到同一門電路的兩輸入信號同時向相反方向變化，由于過渡過程不同也會出現競爭，也有可能在輸出端出現毛刺(圖中未考慮門的延遲時間)。這種由于多個輸入變量同時變化引起的冒險稱為功能冒險。 第3章 組合邏輯電路 圖 4 39 競爭與冒險現象示例2第3章 組合邏輯電路 競爭是經常發(fā)生的，但不一定都會產生毛刺。如圖4 - 38(b)中A由0變1時也有競爭，卻未產生毛刺，所以競爭不一定造成危害。但一旦出現了毛刺，若下級負載對毛刺敏感，則毛刺將使負載電路發(fā)生誤動作。 第3章 組合邏輯電路 2. 競爭與冒險的識別競爭與冒險的識別 代數法。當函數表達式在一定條件下可以簡化成F=X+X， 或F=XX