半導(dǎo)體集成電路第3章下

1、半導(dǎo)體集成電路南京理工大學(xué)電光學(xué)院第三章 晶體管-晶體管邏輯（TTL）電路v六管單元TTL與非門vSTTL和LSTTL電路vTTL門電路邏輯擴(kuò)展v簡化邏輯門2022-6-83ABCR1R2VCCVOB1B2T1T2兩管單元兩管單元TTL與非門與非門u 電路抗干擾能力小電路抗干擾能力小u 電路輸出端負(fù)載能力弱電路輸出端負(fù)載能力弱u IB2小，導(dǎo)通延遲較大小，導(dǎo)通延遲較大四管單元四管單元TTL與非門與非門T2管的引入提高管的引入提高了抗干擾能力了抗干擾能力有源負(fù)載的引入有源負(fù)載的引入提高了電路的負(fù)提高了電路的負(fù)載能力載能力ABCR1R2VCCVOB1B2T1T2T52022-6-84ABCR1R2

2、VCCVOB1B2T1T2T5R5T3R1R2VCCVOB1B2T1T2T5R5T4ABT3T3、T4管構(gòu)成達(dá)林頓管，管構(gòu)成達(dá)林頓管，T4管不會進(jìn)入飽和區(qū)管不會進(jìn)入飽和區(qū)反向時(shí)反向時(shí)T4管的基極有泄放電阻，使電路的平均管的基極有泄放電阻，使電路的平均延遲時(shí)間下降延遲時(shí)間下降四管單元四管單元TTL與非門與非門五管單元五管單元TTL與非門與非門2022-6-85返回返回改進(jìn)型改進(jìn)型TTLTTL與非門與非門 增加增加有源泄放電路有源泄放電路1、提高工作速度、提高工作速度由由T6、Rb和和Rc構(gòu)成構(gòu)成的有源泄放電路來的有源泄放電路來代替代替T2射極電阻射極電阻R3減少了電路的開啟時(shí)間減少了電路的開啟時(shí)

3、間縮短了電路關(guān)閉時(shí)間縮短了電路關(guān)閉時(shí)間2、提高抗干擾能力提高抗干擾能力T2、T5同時(shí)導(dǎo)通，因同時(shí)導(dǎo)通，因此電壓傳輸特性曲線此電壓傳輸特性曲線過渡區(qū)變窄，曲線變過渡區(qū)變窄，曲線變陡，輸入低電平噪聲陡，輸入低電平噪聲容限容限VNL提高了提高了0.7V左左右右六管TTL單元與非門vT1進(jìn)行“與”運(yùn)算vT2是雙向管，從集電極輸出Vi的與非信號，從射極輸出Vi的與信號。vT3,T4是達(dá)林頓管，接成射極跟隨器，起高電平輸出驅(qū)動作用。vT5做低電平輸出驅(qū)動作用（與T3,T4形成推挽輸出）vT6,R6,Rc是有源泄放網(wǎng)絡(luò)。六管單元TTL與非門v當(dāng)輸入都是高電平時(shí)，各管基極電位各點(diǎn)電位和電流v當(dāng)輸入端至少有一個(gè)

4、為低電平時(shí)，電壓傳輸特性六管TTL與非門的瞬態(tài)特性1. 延遲時(shí)間延遲時(shí)間2. 下降時(shí)間下降時(shí)間3. 存儲時(shí)間存儲時(shí)間4. 上升時(shí)間上升時(shí)間t0t0t0t1t2t3t4t5td=t1-t0tf=t2-t1ts=t4-t3tr=t5-t4等效電路延遲時(shí)間v對應(yīng)Vi上跳到T5開始導(dǎo)通的時(shí)間。v主要是T2電流上升過程，及C1,C3充電過程。v要減少延遲時(shí)間，就要減少C1,C3，增加T2頻率，減小R1,R2。并且設(shè)計(jì)時(shí)使延遲時(shí)間內(nèi)，T6截止，全部Ie2用來對C3充電。下降時(shí)間v對應(yīng)于T5開始導(dǎo)通到進(jìn)入飽和所需時(shí)間。v主要取決于：T5的基極驅(qū)動電流I5T5的集電極負(fù)載存儲時(shí)間v對應(yīng)于Vi下跳到T5開始脫離

5、飽和的時(shí)間vT2的退飽和過程，相對于T5很快，可以忽略不計(jì)。vT5的退飽和過程，T4，T5可以同時(shí)導(dǎo)通，使大電流灌注T5，大大加快了超量存儲電荷的復(fù)合。上升時(shí)間v對應(yīng)于T5從剛脫離飽和到截止所需時(shí)間。v要減少上升時(shí)間，需要提高fT5，減小C3，在上升開始時(shí)，T6仍處于飽和或?qū)☉B(tài)。v六管單元TTL與非門vSTTL和LSTTL電路vTTL門電路邏輯擴(kuò)展v簡化邏輯門2022-6-817n-epiP-SiP+P+Sn+Epn+Bn+-BLCB肖特基二極管的抗飽和作用v正向壓降低v開關(guān)時(shí)間短v反向擊穿電壓高STTL電路可能工作在飽和狀態(tài)下的晶體管可能工作在飽和狀態(tài)下的晶體管T1、T2、T3、T5都用帶

6、有肖特基勢壘二極管（都用帶有肖特基勢壘二極管（SBD）的三）的三極管代替，以限制其飽和深度，提高工作速極管代替，以限制其飽和深度，提高工作速度度有效克服漏電流有效克服漏電流減小了寄生減小了寄生PNP效應(yīng)效應(yīng)不利影響v低電平輸出Vol升高，使低電平抗干擾能力下降。vSBD漏電流增大。v集電結(jié)電容增大。v成本較高。LSTTL電路v輸入級由SBD構(gòu)成v輸出級，R4改接輸出端，減少靜態(tài)功耗。為了彌補(bǔ)速度損失，加上D5。v各電阻阻值增大以降低功耗。v六管單元TTL與非門vSTTL和LSTTL電路vTTL門電路邏輯擴(kuò)展v簡化邏輯門TTL門電路邏輯擴(kuò)展v其他邏輯門：非門、與門、或非門和與或非門、或門、異或門

7、以上所有門又可以分為基本門、OC門與三態(tài)門輸出管集電極開路門(OC門)v為解決“線與”問題，將TTL門的有源負(fù)載去掉，就成為OC門TTL OC與非門(SN74SO3)三態(tài)邏輯(TSL)門v除了有高電平輸出和低電平輸出外，還有第三種狀態(tài)禁止態(tài)（高阻態(tài)）相當(dāng)于懸空。所以允許把多個(gè)三態(tài)門的輸出端連在一條公共母線(BUS)上，使總線結(jié)構(gòu)分時(shí)多路通信得以實(shí)現(xiàn)。典型LS三態(tài)輸出控制門vG=0時(shí)，D3,D4導(dǎo)通，電路被封死，輸出高阻態(tài)。當(dāng)G=1時(shí)，D3,D4截止，控制門對電路無影響。TTL三態(tài)與非門v六管單元TTL與非門vSTTL和LSTTL電路vTTL門電路邏輯擴(kuò)展v簡化邏輯門簡化邏輯門v何處需要簡化邏輯門？內(nèi)部門。內(nèi)部門允許負(fù)載小、噪聲容限小。v如何簡化？不需高電平輸出管（達(dá)林頓管）和低電平輸出管T5，而直接將分相管T2兼做輸出級。單管邏輯門v單管禁止門、簡化異或非門、簡化異或門v單管禁止門：BABAF簡化異或非門簡化異或門及發(fā)射極并聯(lián)串接與非門v多發(fā)射極的單管禁止門，相當(dāng)于兩級與非門串聯(lián)。串接與非門邏輯擴(kuò)展v第一級集電極與第二級基極串接v第一級集電極和第二級發(fā)射極串接：v兩級集電極并聯(lián)，相當(dāng)于兩個(gè)串接與非門“線與”。v兩個(gè)串接與非門集電極-基極串接后再線與：單管邏輯門直流運(yùn)用特點(diǎn)及級聯(lián)問題v搶電流現(xiàn)象單管邏輯