《FPGA設(shè)計(jì)指南》word版

1、設(shè)計(jì)指南FPGA設(shè)計(jì)指南1前言1一、設(shè)計(jì)步驟1二、設(shè)計(jì)流程圖7三、FPGA設(shè)計(jì)規(guī)范8四、FPGA設(shè)計(jì)技巧11五、ALTERA芯片嵌入式資源介紹13高速PCB設(shè)計(jì)檢查表16高速PCB設(shè)計(jì)指南21PCB布線設(shè)計(jì)檢查表29PCB布線設(shè)計(jì)指南34PCB電路設(shè)計(jì)流程檢查表38PCB電路設(shè)計(jì)流程指南39功率器件設(shè)計(jì)檢查表40功率器件設(shè)計(jì)指南41接收系統(tǒng)模數(shù)混合電路設(shè)計(jì)檢查表45接收系統(tǒng)模數(shù)混合電路設(shè)計(jì)指南46接收系統(tǒng)射頻、頻率源模塊設(shè)計(jì)檢查表67接收系統(tǒng)射頻、頻率源模塊設(shè)計(jì)指南68接收系統(tǒng)微波電路設(shè)計(jì)檢查表82接收系統(tǒng)微波電路設(shè)計(jì)指南83前言本指南的內(nèi)容包括FPGA的設(shè)計(jì)步驟、設(shè)計(jì)方法、設(shè)計(jì)以及一些特殊電

2、路的設(shè)計(jì)方法。編寫的目的為了減少設(shè)計(jì)缺陷，實(shí)現(xiàn)開發(fā)的合理性、一致性、高效性，幫助新同事盡快熟悉整個(gè)設(shè)計(jì)流程。一、 設(shè)計(jì)步驟系統(tǒng)設(shè)計(jì)（評審）（系統(tǒng)方案、模塊劃分、測試方案）詳細(xì)設(shè)計(jì)（評審）（模塊功能定義、接口設(shè)計(jì)）設(shè)計(jì)實(shí)現(xiàn)（邏輯圖輸入、硬件描述語言程序輸入、模塊驗(yàn)證）文件歸檔（設(shè)計(jì)方案、設(shè)計(jì)文件、驗(yàn)證文件）設(shè)計(jì)集成（系統(tǒng)構(gòu)建、系統(tǒng)驗(yàn)證）需求分析（評審）（功能定義、指標(biāo)確定）1. 需求分析1.1. 任務(wù)全面、準(zhǔn)確地理解并描述用戶需求，規(guī)定了項(xiàng)目做什么，需要達(dá)到什么樣的指標(biāo)，為產(chǎn)品設(shè)計(jì)、構(gòu)造和測試提供足夠的基礎(chǔ)。1.2. 需求分析準(zhǔn)備在需求分析前，必須與任務(wù)提出人進(jìn)行充分溝通，了解系統(tǒng)的功能、特性，

3、理解每一項(xiàng)需求的作用和目的，區(qū)分需求的性質(zhì)。正確描述合理的需求；對不合理的要求進(jìn)行解釋、說明。約定含糊的需求和暫時(shí)不確定的需求的處理方法，并在設(shè)計(jì)中留有余量；剔出不必要的需求；并在項(xiàng)目組內(nèi)部進(jìn)行充分溝通，對軟件需求達(dá)成一致理解；同時(shí)與相關(guān)項(xiàng)目組進(jìn)行溝通和交流，避免工作沖突和不一致。應(yīng)該了解產(chǎn)品的進(jìn)度要求，合理安排工作，保證有充足的時(shí)間。1.3. 需求分析內(nèi)容功能需求：設(shè)計(jì)必須完成哪些功能，實(shí)現(xiàn)這些功能的方法、數(shù)學(xué)模型和算法，每種功能在多模式下的差異。性能需求：設(shè)計(jì)必須達(dá)到的速度要求、精度要求、同步性要求、可靠性要求。標(biāo)準(zhǔn)需求：設(shè)計(jì)必須遵從的標(biāo)準(zhǔn)、規(guī)范和統(tǒng)一性設(shè)計(jì)文件。接口：輸入、輸出信號的分類

4、、數(shù)量、作用、傳輸方式、接口標(biāo)準(zhǔn)；內(nèi)部數(shù)據(jù)接口關(guān)系。 驗(yàn)證：每項(xiàng)功能和指標(biāo)的測試或驗(yàn)證方法、時(shí)機(jī)、條件。工作環(huán)境：估算所占用的硬件資源，計(jì)算機(jī)軟件、硬件配置狀況。特殊需求：保密性、安全性、適應(yīng)性等要求。1.4. 設(shè)計(jì)要求所有的任務(wù)都有需求分析每一項(xiàng)需求都具有任務(wù)來源、明確的目的能夠清晰、準(zhǔn)確地描述所要實(shí)現(xiàn)的功能具有技術(shù)可行性能夠被測試或驗(yàn)證1.5. 評審內(nèi)容評審需求分析的完整性、正確性、可行性和可測性。1.6. 輸入文件設(shè)計(jì)任務(wù)書1.7. 輸出文件需求規(guī)格說明 2. 系統(tǒng)設(shè)計(jì)任務(wù)將已確認(rèn)的各項(xiàng)需求轉(zhuǎn)換功能模塊，構(gòu)造系統(tǒng)處理結(jié)構(gòu)，設(shè)計(jì)系統(tǒng)處理框圖。設(shè)計(jì)的內(nèi)容功能模塊的劃分：確定每個(gè)模塊任務(wù)，以模

5、塊設(shè)計(jì)、驗(yàn)證方便，復(fù)雜度適中，模塊間接口簡單為最佳。功能獨(dú)立、較復(fù)雜的需求可以單獨(dú)構(gòu)成模塊；相互間關(guān)聯(lián)密切、復(fù)雜度較低的需求合并在一起構(gòu)成模塊。系統(tǒng)的處理結(jié)構(gòu)：根據(jù)數(shù)據(jù)處理順序、模塊間的控制關(guān)系決定模塊之間的互連結(jié)構(gòu)；根據(jù)各個(gè)模塊的處理特性和要求，權(quán)衡速度與資源之間的關(guān)系，合理的分配硬件資源，確定最佳處理結(jié)構(gòu)。結(jié)構(gòu)設(shè)計(jì)時(shí)應(yīng)考慮系統(tǒng)的擴(kuò)展性。系統(tǒng)的控制關(guān)系：列出所有可能出現(xiàn)的工作狀態(tài)，合理地設(shè)計(jì)出控制信號，保證模塊的工作狀態(tài)受控?？刂菩盘栕詈脝为?dú)構(gòu)成一個(gè)模塊，這樣能夠清晰的體現(xiàn)整個(gè)系統(tǒng)的控制關(guān)系，使所有模塊工作狀態(tài)轉(zhuǎn)換同步，便于修改。與外部的接口關(guān)系：輸入、輸出信號與內(nèi)部模塊的連接關(guān)系。模塊之間

6、的接口關(guān)系：根據(jù)傳遞數(shù)據(jù)的性質(zhì)決定模塊間的數(shù)據(jù)接口關(guān)系，約定模塊間的數(shù)據(jù)接口關(guān)系。驗(yàn)證方案：確定每一項(xiàng)需求的驗(yàn)證方法與時(shí)機(jī)，測試數(shù)據(jù)的注入口及輸出口。驗(yàn)證方法有仿真和測試兩種。仿真在計(jì)算機(jī)平臺上進(jìn)行，能夠驗(yàn)證邏輯功能與算法一致性、時(shí)序設(shè)計(jì)是否滿足指標(biāo)要求；信號測試需要在硬件平臺上進(jìn)行，驗(yàn)證與外部數(shù)據(jù)接口、控制關(guān)系正確性，功能、性能與設(shè)計(jì)要求的一致性。設(shè)計(jì)要求所有的需求都有對應(yīng)的設(shè)計(jì)。系統(tǒng)結(jié)構(gòu)簡潔。模塊規(guī)模適中，模塊之間接口簡單。輸入、輸出接口符合標(biāo)準(zhǔn)或約定。控制信號能夠正確控制工作狀態(tài)轉(zhuǎn)換。能夠完成對所有功能驗(yàn)證，驗(yàn)證方法正確。評審內(nèi)容處理結(jié)構(gòu)、模塊劃分、模塊連接關(guān)系的合理性，控制關(guān)系、輸入/

7、輸出關(guān)系的正確性，測試的覆蓋率。輸出文件設(shè)計(jì)說明、接口設(shè)計(jì)說明3. 詳細(xì)設(shè)計(jì)任務(wù)每個(gè)模塊功能具體的描述，構(gòu)造合適的模塊處理器架構(gòu)，設(shè)計(jì)每種功能詳細(xì)邏輯框圖。3.8. 設(shè)計(jì)內(nèi)容任務(wù)分解：在了解FPGA芯片底層硬件資源及外圍芯片配置的基礎(chǔ)上，細(xì)化每個(gè)模塊的任務(wù)。根據(jù)任務(wù)的內(nèi)容和可用資源、處理速度、處理能力等要求，確定處理構(gòu)架。分析能否能夠利用IP核或借用已有的設(shè)計(jì)，對需要全新設(shè)計(jì)的部分，先將任務(wù)分類，一般按時(shí)序、控制、運(yùn)算來分。項(xiàng)目組內(nèi)部要約定統(tǒng)一設(shè)計(jì)風(fēng)格、命名方式。時(shí)序：系統(tǒng)時(shí)序可以單獨(dú)設(shè)立一個(gè)模塊，統(tǒng)一管理各個(gè)模塊工作的同步關(guān)系；各個(gè)模塊內(nèi)部工作時(shí)序一般在各自內(nèi)部產(chǎn)生，模塊之間的時(shí)序一般不共用

8、?？刂疲嚎刂脐P(guān)系簡單，使用方便，注意控制信號的相互影響和制約關(guān)系，工作狀態(tài)變換與控制信號之間的關(guān)系是唯一對應(yīng)的。工作狀態(tài)變化時(shí)，所影響到的各個(gè)模塊任務(wù)必須隨之變換。運(yùn)算：較為復(fù)雜的運(yùn)算可以層設(shè)計(jì)，將可重用的部分設(shè)計(jì)成元件、函數(shù)、子程序，在設(shè)計(jì)中重復(fù)調(diào)用。設(shè)計(jì)要考慮處理能力的可擴(kuò)展性以及設(shè)計(jì)的可重用性。資源：根據(jù)模塊運(yùn)算速度、運(yùn)算量、存儲量估算，結(jié)合芯片資源特性，估算每個(gè)模塊設(shè)計(jì)資源占用情況。如果設(shè)計(jì)用在新開發(fā)的插件上，需要選擇合適的FPGA芯片和外圍器件，估算器件的功耗。設(shè)計(jì)資源上必須留有一定余量。接口：分析每個(gè)模塊與其他模塊、外圍電路接口關(guān)系及標(biāo)準(zhǔn)，設(shè)計(jì)模塊的輸入、輸出信號位寬，速率，極性。

9、如果新設(shè)計(jì)插件，需要對I/O管腳分配，分配時(shí)除了考慮FPGA時(shí)序約束、接口芯片電平要求外，必須滿足PCB系統(tǒng)時(shí)序約束、信號完整性、可布線性要求。測試：根據(jù)模塊的功能設(shè)計(jì)測試數(shù)據(jù)，確定時(shí)序信號的延遲關(guān)系，工作狀態(tài)轉(zhuǎn)換與各個(gè)控制信號狀態(tài)關(guān)系，運(yùn)算電路的測試輸入數(shù)據(jù)和預(yù)期的輸出結(jié)果。確定每項(xiàng)測試的前提條件和約束。3.9. 設(shè)計(jì)要求盡量借用已有設(shè)計(jì)，避免不必要的重復(fù)設(shè)計(jì)工作。新設(shè)計(jì)要具有可復(fù)用性，可擴(kuò)展性，可移植性，可延續(xù)性。硬件資源合理利用。I/O分配必須考慮PCB設(shè)計(jì)要求。測試數(shù)據(jù)能夠覆蓋所有可能出現(xiàn)的各種狀況。3.10. 評審內(nèi)容設(shè)計(jì)構(gòu)架、時(shí)序關(guān)系、控制關(guān)系、測試方法的數(shù)據(jù)的正確性，設(shè)計(jì)的通用性

10、，資源分配的合理性。3.11. 輸出文件設(shè)計(jì)說明，邏輯框圖。4. 設(shè)計(jì)實(shí)現(xiàn)任務(wù)用適當(dāng)?shù)姆绞?，將模塊的功能轉(zhuǎn)換成邏輯電路，并驗(yàn)證模塊的工作的正確性。4.12. 設(shè)計(jì)內(nèi)容邏輯設(shè)計(jì)：了解FPGA芯片內(nèi)部的各種底層硬件資源和可用的設(shè)計(jì)資源，用邏輯圖或硬件描述語言輸入方式，調(diào)用合適的元件或者用合適的硬件描述語句，實(shí)現(xiàn)模塊的硬件電路。一般頂層設(shè)計(jì)用邏輯圖方式，便于直觀的體現(xiàn)模塊之間的互連關(guān)系。在設(shè)計(jì)時(shí)必須加注釋，說明每一個(gè)小的邏輯功能塊、進(jìn)程的作用，選擇信號的控制的工作狀態(tài)。時(shí)鐘信號：輸入時(shí)鐘的整形，產(chǎn)生運(yùn)算電路同步信號、模塊同步信號、數(shù)據(jù)接口同步信號、外圍電路工作時(shí)鐘信號。接口設(shè)計(jì)：數(shù)據(jù)輸入、輸出、主時(shí)

11、鐘、同步時(shí)鐘端口命名定義；選擇信號端口變化范圍，只要能夠滿足系統(tǒng)需要就好，過大會占用過多器件資源。適當(dāng)引出中間結(jié)果、關(guān)鍵信號作為測試口。每個(gè)端口命名要符合統(tǒng)一性文件或約定，加注釋說明其作用。端口按約定排列，方便設(shè)計(jì)集成時(shí)互連。設(shè)計(jì)約束：邏輯綜合時(shí)需要加對時(shí)鐘信號加周期、建立、保持時(shí)間等約束，使設(shè)計(jì)的工作頻率、接口同步滿足要求，獲得正確的靜態(tài)時(shí)序分析報(bào)告。設(shè)計(jì)優(yōu)化：處理性能、資源占用等不滿足要求時(shí)，分析問題所在，修改模塊的設(shè)計(jì)結(jié)構(gòu)，充分發(fā)揮FPGA內(nèi)部各種資源處理數(shù)據(jù)的優(yōu)勢，給出每個(gè)模塊設(shè)計(jì)資源占用情況。設(shè)計(jì)驗(yàn)證：每個(gè)模塊的功能必須經(jīng)過仿真，驗(yàn)證時(shí)序產(chǎn)生電路的時(shí)序關(guān)系的正確性，狀態(tài)變換時(shí)控制信號

12、的正確性，運(yùn)算電路運(yùn)行的正確性等、計(jì)算的準(zhǔn)確率，輸入、輸出接口傳送數(shù)據(jù)能夠滿足設(shè)計(jì)要求。記錄驗(yàn)證中發(fā)現(xiàn)的錯(cuò)誤，分析問題，修改相應(yīng)的設(shè)計(jì)。4.13. 設(shè)計(jì)要求盡量采用參數(shù)化設(shè)計(jì)；必須用同步設(shè)計(jì)；程序及邏輯圖，排列有序，易讀；每個(gè)進(jìn)程及子模塊內(nèi)部任務(wù)單一，設(shè)計(jì)簡潔；端口設(shè)置合理，易用；用常規(guī)方法，不要用小技巧；滿足規(guī)范要求；便于測試；處理性能滿足要求、資源占用合適；驗(yàn)證數(shù)據(jù)能夠模擬真實(shí)工作情況；模塊能夠獨(dú)立驗(yàn)證功能全部被驗(yàn)證。4.14. 輸出文件邏輯圖、硬件描述語言源程序，約束文件，仿真、測試文件及結(jié)果。5. 設(shè)計(jì)集成任務(wù)系統(tǒng)處理器的搭建，驗(yàn)證系統(tǒng)功能是否能夠按設(shè)想的方式正確地工作。內(nèi)容內(nèi)部接口：

13、模塊間互連，注意不同時(shí)鐘域信號接口同步處理、并行處理模塊間的延遲關(guān)系。外部接口：器件內(nèi)部關(guān)鍵信號引出到器件I/O上，方便調(diào)試時(shí)觀察。了解器件I/O管腳的特性，定義輸入、輸出端口與I/O 管腳的對應(yīng)關(guān)系，設(shè)置I/O管腳的接口標(biāo)準(zhǔn)、接口電平、匹配電阻。給出I/O管腳分配文件。資源：調(diào)整模塊間資源利用沖突，保證器件資源合理利用。給出準(zhǔn)確的器件資源占用值。功耗：根據(jù)資源占用及工作頻率，估算出器件的功耗。驗(yàn)證：與外部接口的正確性；系統(tǒng)結(jié)構(gòu)的正確性，即模塊間控制、接口關(guān)系、延遲關(guān)系正確性。記錄驗(yàn)證中發(fā)現(xiàn)的錯(cuò)誤，分析問題，修改相應(yīng)的設(shè)計(jì)。記錄調(diào)試、仿真條件。要求模塊端口名稱在整個(gè)設(shè)計(jì)各個(gè)層次中應(yīng)該保持不變。

14、頂層設(shè)計(jì)約束必須包含底層的各種約束。 驗(yàn)證盡可能覆蓋工作時(shí)的各種狀況。輸出文件器件邏輯圖、硬件描述語言源程序，器件仿真、測試數(shù)據(jù)文件及結(jié)果，器件約束文件，器件配置文件。6. 設(shè)計(jì)文件歸檔需求規(guī)格說明內(nèi)容：硬件設(shè)計(jì)的基本功能，性能指標(biāo)，運(yùn)行環(huán)境，約束條件、開發(fā)進(jìn)度等要求。設(shè)計(jì)說明書內(nèi)容：系統(tǒng)處理結(jié)構(gòu)說明，系統(tǒng)處理框圖；模塊功能描述及設(shè)計(jì)說明，模塊邏輯框圖；驗(yàn)證方案，資源、功耗估算等。接口說明書內(nèi)容：外部接口關(guān)系、接口標(biāo)準(zhǔn)描述，時(shí)序關(guān)系，控制關(guān)系，內(nèi)部模塊間互連關(guān)系及接口標(biāo)準(zhǔn)約定。以上文件經(jīng)過評審后歸檔，評審參與人員為任務(wù)提出人員、項(xiàng)目組成員、部技術(shù)委員會成員、有相關(guān)設(shè)計(jì)經(jīng)驗(yàn)人員。項(xiàng)目設(shè)計(jì)進(jìn)行中，

15、這些文件若發(fā)生變更，需要提請申請批準(zhǔn)后，將修改以后的文件歸檔。測試報(bào)告內(nèi)容：測試方法，測試框圖，測試條件，測試數(shù)據(jù)及源程序，調(diào)試中出現(xiàn)的問題及解決方法，模塊設(shè)計(jì)、系統(tǒng)設(shè)計(jì)修改之處及修改原因。 電路設(shè)計(jì)源程序、測試數(shù)據(jù)及源程序，器件約束文件、器件配置文件這些文件在設(shè)計(jì)驗(yàn)收后，列出文件清單歸檔。設(shè)計(jì)輸入功能仿真綜合優(yōu)化布局布線時(shí)序仿真系統(tǒng)調(diào)試邏輯仿真器邏輯綜合器FPGA廠家工具邏輯仿真器二、 設(shè)計(jì)流程圖設(shè)計(jì)輸入采用硬件描述語言和邏輯圖的方式，頂層文件一般采用圖形方式，方便表達(dá)功能模塊間的互連關(guān)系；功能模塊內(nèi)部盡量設(shè)計(jì)采用硬件語言編程，方便不同公司芯片、不同設(shè)計(jì)工具間兼容。邏輯圖輸入只能采用芯片公司

16、自帶的設(shè)計(jì)軟件如Altera公司的Quartus軟件，Xilin公司的Ise軟件。硬件描述語言輸入可以用芯片公司自帶軟件，也可以用第三方軟件仿真工具所帶文本編輯器，如ActiveHDL、Modelsim、Synplify軟件。功能仿真功能仿真驗(yàn)證設(shè)計(jì)輸入的邏輯功能正確性，不包括門延遲和走線延遲。仿真除了用廠家自帶軟件，也可以用第三方專業(yè)仿真軟件ActiveHDL、Modelsim。專業(yè)軟件仿真速度快，功能強(qiáng)。 綜合優(yōu)化邏輯綜合將設(shè)計(jì)輸入轉(zhuǎn)換成對應(yīng)的基本邏輯單元，優(yōu)化是在必要的設(shè)計(jì)約束條件下的轉(zhuǎn)換，一般是指速度和面積要求，通過優(yōu)化，可以提高工作速度、減少資源資源利用率。綜合優(yōu)化可以用廠家自帶軟件

17、，也可以用第三方專業(yè)綜合軟件如LeonardoSpectrum、FPGA Express/FPGA Compiler、Synplify軟件。一般芯片公司自帶軟件針對性較強(qiáng)，但不同公司之間的兼容性不夠好，同一個(gè)設(shè)計(jì)文件用不同的軟件綜合后，結(jié)果可能不同。布局布線布局布線將綜合優(yōu)化后的結(jié)果轉(zhuǎn)換成特定芯片的適配文件，必須用廠家自帶軟件。時(shí)序仿真時(shí)序仿真前，應(yīng)該先使芯片的靜態(tài)時(shí)序分析報(bào)告滿足設(shè)計(jì)要求。驗(yàn)證布局布線后結(jié)果，設(shè)計(jì)的時(shí)序要求是否能夠滿足，包括門延遲和布線延遲。驗(yàn)證工具可以是廠家自帶軟件，有些廠家自帶軟件能夠輸出與第三方接口的網(wǎng)表文件，也可以使用第三方仿真軟件。時(shí)序仿真較功能仿真費(fèi)時(shí)，但是它能夠

18、反映芯片的真實(shí)的工作情況。系統(tǒng)調(diào)試將生成的配置文件寫入芯片，利用示波器或邏輯分析儀，通過測試口觀察芯片工作情況。有些廠家芯片支持嵌入式在線邏輯分析儀，通過JTAG口可以在線、實(shí)時(shí)讀出FPGA內(nèi)部信號。但這需要占用FPGA的內(nèi)部RAM資源，采樣深度和信號的位數(shù)受到限制，采樣觸發(fā)條件也沒有邏輯分析儀靈活。三、 FPGA設(shè)計(jì)規(guī)范命名規(guī)則 設(shè)計(jì)文件、模塊、管腳命名必須按下列規(guī)則：命名一律用小寫，避免使用不易理解的數(shù)字、單個(gè)字母做標(biāo)識；命名要清晰、明了，有明確含義，使用完整的單詞或大家基本可以理解的縮寫；只能用英文字母、數(shù)字和“_”，但名字的最前面應(yīng)該是英文字母，在名字的最后也不能使用“_”，不能連續(xù)使

19、用“_”符；名稱長度不得超過16個(gè)字符；在一個(gè)設(shè)計(jì)中要自始至終保持一致，禁止同一種信號在不同層次中使用不同的信號名稱。IP核： 調(diào)用IP核時(shí)，必須另起與模塊或設(shè)計(jì)名稱相關(guān)的名字，不能使用軟件默認(rèn)的名字如lpm_dff0，否則設(shè)計(jì)集成時(shí)會沖突。功能模塊：同一種類功能模式不同實(shí)現(xiàn)方式模塊命名時(shí)，將功能名放在前，方法名放在后。如開環(huán)NCFAR、閉環(huán)NCFAR分別用ncfar_openloop、ncfar_closedloop表示。時(shí)鐘信號命名：使用“clk”命名時(shí)鐘線，或用它作為所有時(shí)鐘信號的前綴。例如，clk_en、clk_a。復(fù)位、清零信號：應(yīng)該遵守高/低電平有效習(xí)慣，同一個(gè)模塊中統(tǒng)一為高有效或

20、低有效。可以用“_h”表示高電平有效信號，用“_l”表示低電平有效信號。多位變量：順序應(yīng)該從高到低(d7.0)，防止模塊集成時(shí)命名順序不統(tǒng)一出現(xiàn)錯(cuò)誤。如果用0作為最低端的位，那么所有多位變量應(yīng)該在(n-1)0范圍內(nèi)。硬件描述語言：塊語句（BLOCK）、進(jìn)程語句（PROCESS）、過程調(diào)用語句、元件例化語句、生成語句（GENERATE）前必須加一個(gè)有意義的標(biāo)志名，標(biāo)志名不能太長，也不能重復(fù)命名。如：count_clk:：PROCESS（clk、fr）。END PROCESS count_clk；設(shè)計(jì)文件端口信號按信號的類別排列整齊，如時(shí)鐘信號、控制信號、數(shù)據(jù)信號；多個(gè)模塊之間的接口，按模塊關(guān)系排

21、列，輸出去模塊1的同步信號、數(shù)據(jù)信號；模塊的2同步信號、數(shù)據(jù)信號。編程規(guī)則設(shè)計(jì)文件中必須加中文注釋，標(biāo)明該程序的功能、用途、處理延遲、編程環(huán)境、適用范圍、應(yīng)用項(xiàng)目、編程日期、編程人名等，圖形文件的注釋放在上部醒目地方；硬件描述語言文件注釋放在程序之前。對于所有的輸入、輸出、信號，變量、常量，必須加注釋說明其功能、取值范圍、及注意事項(xiàng)等。注釋的內(nèi)容要清楚、明了，含義準(zhǔn)確，修改程序同時(shí)修改相應(yīng)的注釋，以保證注釋與程序的一致性。注釋應(yīng)放在被注釋語句或器件的相鄰位置，無用的注釋要刪除。硬件描述語言源文件中各個(gè)進(jìn)程，及關(guān)鍵語句要加注釋，說明進(jìn)程功能、作用、去向等，編程進(jìn)程間聯(lián)系可能簡化，一個(gè)進(jìn)程對應(yīng)處理

22、一種事務(wù)。硬件描述語言源文件中，注意不同類型數(shù)據(jù)之間的轉(zhuǎn)換，去掉不必要的數(shù)據(jù)類型轉(zhuǎn)換語句；元件調(diào)用時(shí)必須使用名稱映射方式，禁止使用位置映射方式。設(shè)計(jì)文件端口排列順序要求：輸入：復(fù)位信號、清零信號、同步信號、主時(shí)鐘、選擇信號、數(shù)據(jù)輸入；輸出：同步信號、數(shù)據(jù)輸出、輸入/輸出、觀測信號。頂層電路設(shè)計(jì)時(shí)，功能模塊排列按數(shù)據(jù)處理順序，由左到右放置，輸入信號管腳放在圖形的最左側(cè)；輸出信號放在圖形的最右側(cè)；雙端口信號可以放在左、右兩側(cè)。時(shí)序設(shè)計(jì)時(shí)序電路與運(yùn)算單元分開設(shè)計(jì)，這種設(shè)計(jì)結(jié)構(gòu)功能分明，便于調(diào)試、修改。一個(gè)模塊盡量只用一個(gè)時(shí)鐘信號，其他信號做時(shí)鐘使能。禁止用直接用在組合邏輯電路、計(jì)數(shù)器分頻后的信號做其

23、它模塊的時(shí)鐘，必須在邏輯之后加入寄存器過慮毛刺。邏輯綜合時(shí)加上一定的約束條件，保證時(shí)鐘性能滿足要求。主時(shí)鐘在FPGA內(nèi)部，用專用PLL（Altera）或DLL（Xilin）進(jìn)行整形、分頻/倍頻、移項(xiàng)調(diào)整與運(yùn)算后，再由內(nèi)部全局時(shí)鐘布線資源驅(qū)動，到達(dá)芯片內(nèi)所有寄存器和其他模塊的輸入端。高扇出的信號如時(shí)鐘使能信號、復(fù)位信號、清零信號盡量使用全局時(shí)鐘或局域時(shí)鐘，可以減少大扇出造成的時(shí)鐘偏斜，提高設(shè)計(jì)性能。禁止用手工加Buffer或邏輯門的方法調(diào)整時(shí)鐘延遲，每一次布局布線后，延遲時(shí)間有可能不同。用分頻、倍頻時(shí)鐘、同步計(jì)數(shù)器完成所需的同步信號電路延遲，比較特殊的定時(shí)延遲，一般用高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，根據(jù)計(jì)數(shù)

24、器的計(jì)數(shù)控制延遲，比較小的延遲可以用觸發(fā)器實(shí)現(xiàn)。邏輯綜合時(shí)需要加對時(shí)鐘信號加周期、建立、保持時(shí)間等約束，使設(shè)計(jì)的工作頻率、接口同步滿足要求，獲得正確的靜態(tài)時(shí)序分析報(bào)告，對不滿足要求的路徑，通過修改邏輯設(shè)計(jì)、約束走路徑方法來提高工作頻率。盡量不用時(shí)鐘正負(fù)沿來調(diào)整數(shù)據(jù)延遲，如果出現(xiàn)這種需求，可以用倍頻后的時(shí)鐘來處理。運(yùn)算電路設(shè)計(jì)器件的輸入、輸出信號及模塊之間的數(shù)據(jù)接口必須經(jīng)過寄存器寄存。復(fù)雜的設(shè)計(jì)分成若干個(gè)層次來設(shè)計(jì)，各個(gè)子模塊單獨(dú)設(shè)計(jì)、仿真或調(diào)試后再合成。模塊層次不能過多，最多34層。電路設(shè)計(jì)必須使用同步方式處理。FPGA內(nèi)部模塊間接口不能使用雙向端口，內(nèi)部禁止賦值高阻狀態(tài)Z禁止使用組合邏輯反饋

25、環(huán)，禁止使用鎖存器（Latch）。三態(tài)輸出的使能和輸入不能用同一個(gè)信號，防止由于走線延遲引起使能開放錯(cuò)誤。設(shè)計(jì)電路參數(shù)取值范圍要盡可能合適，不能過大，避免過多占用資源。用硬件描述語言設(shè)計(jì)電路時(shí)，要用RTL級代碼，否則不能綜合。鎖相環(huán)輸入、輸出頻率必須在器件給定的范圍，因?yàn)殒i相環(huán)的VCO工作頻率有最高頻率限制，外圍電路工作頻率范圍也有限制。引腳分配FPGA管腳分配時(shí)，應(yīng)該按照器件I/O管腳特性來分。如Altera公司Stratix系列芯片左右兩邊支持高速LVDS信號，上下支持PCI總線標(biāo)準(zhǔn)，因此數(shù)據(jù)通道的接口盡量分布在器件的左右兩邊，控制通道邏輯和外部高速存儲器接口功能分布于上下兩邊。盡量把具有

26、兼容性的I/O標(biāo)準(zhǔn)的信號分配在一個(gè)Bank里，當(dāng)待分配的管腳超過一個(gè)Bank中可分配的管腳數(shù)時(shí)，用邊界鎖定分配可以使得總線集中在芯片的一邊。時(shí)鐘翻轉(zhuǎn)頻繁的信號盡量均勻的分布在芯片周圍，盡量靠近芯片的GND引腳布置。應(yīng)用廠方軟件自帶的I/O驗(yàn)證工具，驗(yàn)證管腳分配和相關(guān)邏輯的合法性以及是否違背板級設(shè)計(jì)規(guī)則，主要是參考電壓的正確性、有效管腳位置分配和正確性。高速收發(fā)模塊PLL時(shí)鐘要單獨(dú)由外部專用時(shí)鐘接入，不要和主時(shí)鐘合引腳，減少相互之間的干擾。管腳接口標(biāo)準(zhǔn)必須滿足將要傳送數(shù)據(jù)速率、傳輸距離的要求。當(dāng)需要加外圍電路如存儲器時(shí)，需要考慮接口電平兼容性，必要時(shí)加電平轉(zhuǎn)換器件。多余的用戶I /O設(shè)置成輸出接

27、地，可以增加器件地的連接點(diǎn)，減少地彈干擾。FPGA內(nèi)部已集成了I/O管腳必要的匹配電阻,在管腳約束時(shí)按需要設(shè)置，以減少PCB設(shè)計(jì)時(shí)外部器件的數(shù)量，同時(shí)減少外圍器件對高速信號的干擾。I/O管腳分配必須考慮PCB版圖設(shè)計(jì)要求。接口設(shè)計(jì)外部進(jìn)入FPGA的時(shí)鐘信號必須先用鎖相環(huán)整形，其他信號必須經(jīng)過寄存器寄存，消除干擾和毛刺。除FPGA與外部接口，內(nèi)部不能使用雙向端口，內(nèi)部禁止賦值高阻狀態(tài)Z。系統(tǒng)由多片F(xiàn)PGA構(gòu)成時(shí)，要保證數(shù)據(jù)分配合理，傳送簡單。模塊間只有數(shù)據(jù)、同步信號、控制信號互連，時(shí)序不共用。模塊之間數(shù)據(jù)傳遞，若主時(shí)鐘、處理速率一致時(shí)，在模塊輸入、輸出加寄存器后直接傳送；若不相同時(shí)一般采用FIO

28、F、RAM轉(zhuǎn)接。同步信號的極性、寬度、位置，控制信號電平與狀態(tài)的對應(yīng)關(guān)系，需要在詳細(xì)設(shè)計(jì)中約定。四、 FPGA設(shè)計(jì)技巧提高處理速率方法影響FPGA芯片片工作頻率因素包括處理延遲、走線時(shí)延遲。處理速度與資源占用是一對矛盾。FPGA芯片給出的處理速度是在一定條件下的，當(dāng)芯片內(nèi)資源占用很滿時(shí)，處理速度達(dá)不到給定的值。設(shè)計(jì)中要考慮速度和資源兩者之間的關(guān)系，在資源占用最合理的情況下，處理速度滿足設(shè)計(jì)要求。處理速度要留有一定余量，否則調(diào)試造成困難，處理速度提高，芯片功耗也隨之加大。在結(jié)構(gòu)設(shè)計(jì)階段，分析芯片處理能力是否能滿足要求，如果不能在電路結(jié)構(gòu)設(shè)計(jì)時(shí)可以用多路并行的方式提高處理速度，如用多個(gè)乘法器并行完

29、成高速數(shù)據(jù)的乘法運(yùn)算。在邏輯設(shè)計(jì)階段，盡量采用同步設(shè)計(jì)，減少組合邏輯使用，用加流水的方式把大的組合邏輯拆分成多個(gè)小的組合邏輯，如做8路16bit數(shù)據(jù)加法，可以拆分成兩個(gè)4路16bit加法，加一級寄存后，再做2路加法。邏輯綜合階段，根據(jù)仔細(xì)分析靜態(tài)時(shí)序結(jié)果，找出關(guān)鍵路徑、影響速度的原因，通過給綜合器加適當(dāng)?shù)募s束，使邏輯走線延遲盡可能小，提高處理速度。這種方法根據(jù)綜合工具可能會有不同的結(jié)果。時(shí)鐘、使能等大扇出的信號線走全局時(shí)鐘，減少時(shí)鐘走線延遲。用邏輯鎖定的方式，使關(guān)鍵路徑的邏輯在芯片內(nèi)部排列緊湊一些。設(shè)計(jì)驗(yàn)證驗(yàn)證的目的是發(fā)現(xiàn)設(shè)計(jì)缺陷，證明設(shè)計(jì)的正確性，分為模塊級及系統(tǒng)級驗(yàn)證。模塊級主要驗(yàn)證模塊運(yùn)

30、算是否正確、功能是否正常，處理速度能否滿足要求；系統(tǒng)級主要驗(yàn)證接口的正確性，系統(tǒng)功能正確性。設(shè)計(jì)缺陷發(fā)現(xiàn)的越早，付出的代價(jià)越少，因此盡可能多做模塊驗(yàn)證，再驗(yàn)證整個(gè)芯片或系統(tǒng)，這樣能夠節(jié)省時(shí)間。測試信號和數(shù)據(jù)設(shè)計(jì)時(shí)，應(yīng)該能夠覆蓋各種狀況。測試平臺搭建時(shí)，盡量考慮通用性以適用于不同的設(shè)計(jì)。運(yùn)算功能的驗(yàn)證數(shù)據(jù)一般由Matlab生成.mif文件或.txt文件。文件加入邏輯設(shè)計(jì)的方法有兩種，一種是把數(shù)據(jù)和時(shí)序產(chǎn)生電路當(dāng)作設(shè)計(jì)的一部分，設(shè)計(jì)相應(yīng)的時(shí)序電路和ROM電路，加入模塊設(shè)計(jì)并且與模塊邏輯一起編譯，這種方法會有附加邏輯，當(dāng)數(shù)據(jù)文件比較大的時(shí)候編譯時(shí)間長。另一種是編制testbench方法，大型設(shè)計(jì)中最

31、常用的方法， testbench可以看作接口，將數(shù)據(jù)與邏輯結(jié)合在一起，這種方法好處，外加激勵不占用芯片資源，仿真結(jié)果更能反映真實(shí)情況，便于復(fù)雜仿真結(jié)果的比較。但Testbench不支持邏輯圖輸入文件，需要用廠方自帶軟件將邏輯圖轉(zhuǎn)換相應(yīng)的格式，再仿真。驗(yàn)證可以是仿真驗(yàn)證或調(diào)試驗(yàn)證，模塊功能驗(yàn)證一般先仿真驗(yàn)證，再調(diào)試驗(yàn)證。仿真驗(yàn)證結(jié)果和Matlab仿真結(jié)果一致，調(diào)試結(jié)果應(yīng)該和仿真結(jié)果完全一致。廠方自帶軟件的仿真器，支持波形輸入和testbench兩種輸入方式。專用仿真軟件對testbench支持的好一些。時(shí)序電路用波形輸入較方便，復(fù)雜的運(yùn)算數(shù)據(jù)用 testbench比較方便。注意仿真輸入信號的設(shè)置

32、，與工作狀態(tài)的對應(yīng)關(guān)系。FPGA芯片內(nèi)嵌入式邏輯分析儀，能夠適時(shí)觀察內(nèi)部邏輯工作情況，但嵌入式邏輯分析儀占用內(nèi)部存儲器資源，采樣深度和數(shù)據(jù)位數(shù)越大，占用資源越多，觸發(fā)條件設(shè)置相對簡單。調(diào)試過程中記錄遇到的問題及解決方法，在每一次設(shè)計(jì)更改前仔細(xì)分析出現(xiàn)的問題，找出解決方法，對將要更改之處作詳細(xì)記錄。在做修改前，必須將設(shè)計(jì)文件備份，以免設(shè)計(jì)更改無效或更改出錯(cuò)無法恢復(fù)原設(shè)計(jì)。驗(yàn)證完畢后應(yīng)該總結(jié)包括邏輯電路、結(jié)構(gòu)方案、總體方案、原理圖、PCB圖更改原因及更改之處。功率估算    FPGA器件的總功耗靜態(tài)功耗動態(tài)功耗I/O功耗靜態(tài)功耗是指邏輯門沒有開關(guān)活動時(shí)的功率消耗，主要

33、取決于所選的FPGA產(chǎn)品。動態(tài)功耗是指邏輯門開關(guān)活動時(shí)的功率消耗，可以通過改進(jìn)設(shè)計(jì)，減少邏輯翻轉(zhuǎn)的方法降低動態(tài)功耗。方法之一是關(guān)閉無用操作，如當(dāng)RAM無讀操作時(shí)，利用片選信號關(guān)閉輸出；在某些輸出數(shù)據(jù)暫時(shí)無用時(shí)，控制相關(guān)輸入信號在固定狀態(tài)。方法之二是減少時(shí)鐘翻轉(zhuǎn)，分析設(shè)計(jì)要求，減少高速時(shí)鐘的應(yīng)用，不同的模塊采用合適的工作頻率。方法之三是盡量多采用嵌入式RAM、DSP資源等，這些資源的性能高，密度低，相對于邏輯單元功耗較低。    I/ O功耗是I/O翻轉(zhuǎn)時(shí)對外部負(fù)載電容沖放電消耗的功耗，與接口標(biāo)準(zhǔn)有關(guān)，低壓和無端接標(biāo)準(zhǔn)通常有利于降低功耗，當(dāng)I/O緩沖器驅(qū)動

34、一個(gè)高電平信號時(shí)，該I/O為外部端接電阻提供電壓源；而當(dāng)其驅(qū)動低電平信號時(shí)，芯片所消耗的功率則來自外部電壓。差分I/O標(biāo)準(zhǔn)(如典型值為350 mV的低開關(guān)電壓LVDS)可提供更低的功耗、更佳的噪聲邊緣、更小的電磁干擾以及更佳的整體性能。功耗估算決定FPGA能否得到正確電源支持。一般FPGA廠家會給出功耗估算工具，又分為設(shè)計(jì)前的估算工具和設(shè)計(jì)后的估算工具。設(shè)計(jì)前的估算工具根據(jù)邏輯利用率、工作頻率、信號翻轉(zhuǎn)率等大概估計(jì)出功耗，這種方法比較粗略。設(shè)計(jì)后的估算工具分析實(shí)際器件利用率以及時(shí)序仿真后的結(jié)果，較為精確。工作頻率、翻轉(zhuǎn)率、工作溫度對在資源估算值影響較大，因此功率估值時(shí)，必須選擇合適的參數(shù)。串行

35、收發(fā)器工作速度高，功耗大，功耗應(yīng)該單獨(dú)估算，并加入芯片總功耗估算中。FPGA芯片內(nèi)部邏輯和互連資源在上電時(shí)處于不定狀態(tài)，因此有時(shí)上電瞬間電流大于工作電流。功耗估算后，必須查閱器件手冊中上電電流值，取工作電流估算值與FPGA芯片上電瞬間電流值之中大的。五、 Altera芯片嵌入式資源介紹RAM/ROM資源Altera較新的系列芯片如Stratix系列芯片嵌入式存儲器資源有M512（512bit）、M4K（4kbit）、M_RAM（512kbit）三種，每個(gè)芯片內(nèi)所包含的數(shù)量不等，通過Quartus軟件Help可以查詢每種芯片內(nèi)具體數(shù)目。三種RAM支持工作模式略有不同，M512不支持真正雙端口RA

36、M模式；M_RAM不支持初始化RAM和ROM模式，也不支持移位寄存器模式。通過Quartus軟件Help可以查詢每種RAM塊支持的工作模式。移位寄存器模式可以將嵌入式RAM塊中的寄存器構(gòu)成w(移位數(shù)據(jù)位寬)×m（每個(gè)Tap的比特深度）×n（Tap數(shù)）移位寄存器，當(dāng)w×m×n要大于RAM的比特?cái)?shù)時(shí)，可以把RAM級聯(lián)使用。這樣可以在RAM資源使用比較少而綜合邏輯資源占用過多時(shí)，替代寄存器使用。RAM資源可以若干個(gè)小模塊合成一個(gè)大的模塊工作，但一個(gè)大模塊不能分成幾個(gè)小模塊使用。如1024bit數(shù)據(jù)需要用2塊M512，或1塊M4K，但M4K中剩下的部分不能再用。

37、估算RAM資源時(shí)要特別注意。設(shè)計(jì)中可以指定用哪種RAM單元實(shí)現(xiàn)邏輯設(shè)計(jì)。DSP資源DSP模塊包括乘法器、加/減/累加、求和運(yùn)算器，DSP內(nèi)部專用的高速互連網(wǎng)絡(luò)使得DSP能夠?qū)崿F(xiàn)高速并行數(shù)據(jù)處理。DSP內(nèi)乘法器單元只能工作在9×9、18×18、36×36模式，加/減/累加單元可以支持全精度加法，最大可支持52bit的累加結(jié)果。盡管DSP運(yùn)算速度非常高，但數(shù)據(jù)、時(shí)序、控制信號由芯片其他資源產(chǎn)生或由外部提供，因此整個(gè)芯片處理速率低于DSP速度，實(shí)際速度與資源占用情況有很大關(guān)系。當(dāng)內(nèi)部DSP資源不夠用時(shí)，綜合軟件自動調(diào)用組合邏輯單元構(gòu)成的DSP，但處理速度比內(nèi)嵌專用資源處

38、理速度要低的多。PLLPLL是一種鎖相環(huán)，主要用在時(shí)鐘管理，Altera公司的PLL用模擬器件構(gòu)成，分EPLL和FPLL兩種。鎖相環(huán)輸入、輸出、VCO都有一定的頻率范圍限制，在設(shè)計(jì)中應(yīng)該注意不要超出給定范圍，否則不能正常工作。片外時(shí)鐘信號必須由芯片專用時(shí)鐘輸入信號管腳，有的型號的芯片（Stratix 系列）EPLL有兩個(gè)時(shí)鐘輸入端可以根據(jù)需要，自動或手動相互切換，在多時(shí)鐘工作模式或需要時(shí)鐘備份的場合非常方便。PLL復(fù)位信號（areset）可以使失鎖的鎖相環(huán)重新鎖定，建議接入外部復(fù)位信號。EPLL主要產(chǎn)生內(nèi)部和外部使用的時(shí)鐘信號，它的輸出直接驅(qū)動全局時(shí)鐘、局域時(shí)鐘和專用時(shí)鐘輸出管腳pll_out

39、，pll_out管腳由單獨(dú)電源供電。EPLL分布在芯片的上下兩端。FPLL主要產(chǎn)生內(nèi)部時(shí)鐘，不能驅(qū)動專用時(shí)鐘信號管腳，但它的重要的用途是用在高速源同步接口上，輸出的diffoclk和loadena信號可以接入差分接口SERDES電路，輸出的8個(gè)相位抽頭的時(shí)鐘可以送到動態(tài)相位調(diào)整（DPA）電路中。FPLL分布在芯片的左右兩側(cè)。高速收發(fā)模塊（SERDES）SERDES是SERializer和DESerializer的英文縮寫，即串行收發(fā)器，發(fā)端用高速時(shí)鐘調(diào)制編碼數(shù)據(jù)流；收端解調(diào)數(shù)據(jù)，同時(shí)從數(shù)據(jù)流中恢復(fù)時(shí)鐘信號。預(yù)加重及均衡處理能夠提高SERDES的傳輸能力。預(yù)加重是在發(fā)射端預(yù)先放大高頻部分，均衡是

40、在收端提供數(shù)字處理校正傳輸過程中的失真，使收端頻譜能量均衡，減小信號失真。預(yù)加重及均衡的等級必須根據(jù)信號頻率和傳輸距離合理選擇，二者一般配合使用。SERDES收、發(fā)端PLL的參考時(shí)鐘必須單獨(dú)由專用時(shí)鐘管腳接入，不能和其他信號合用，以減少干擾。SERDES收端數(shù)據(jù)進(jìn)入FPGA內(nèi)部邏輯前，必須用FIFO進(jìn)行數(shù)據(jù)接口同步，SERDES內(nèi)部自帶4個(gè)字節(jié)深FIFO，也可以調(diào)用FPGA內(nèi)部的FIFO。SERDES的功耗非常大，傳輸速率越高功耗越大，F(xiàn)PGA功耗估算時(shí)應(yīng)該注意。SERDES輸入、輸出管腳必須用高速差分I/O。高速PCB設(shè)計(jì)檢查表適用階段： PCB設(shè)計(jì)階段分類序號設(shè)計(jì)指南回答理由方案設(shè)計(jì)1設(shè)計(jì)

41、需要任務(wù)書或其他設(shè)計(jì)輸入文件。2擬制設(shè)計(jì)方案。3設(shè)計(jì)方案必須經(jīng)過審查或評審。邏輯圖設(shè)計(jì)1邏輯圖中，器件編號按處理流程或其他原則自左到右、自上而下，由小到大編排。2排列在一起的小元件（電阻、電容、電感、二極管等），其編號盡可能連續(xù)。3輸入端在邏輯圖左方或上方，輸出在右方或下方。4模擬輸入信號必須有匹配和隔離放大器，必要時(shí)加限帶濾波器。5外時(shí)鐘輸入到PCB板時(shí)，必須在插件上加整形電路，。6輸入信號按設(shè)計(jì)要求加匹配和濾波。7輸出驅(qū)動長線時(shí)，必須加長線驅(qū)動器，并加必要的匹配電阻。8數(shù)據(jù)線傳輸速率與傳輸線長度必須匹配。9外輸入信號、高頻信號、時(shí)鐘信號只能帶1個(gè)負(fù)載。10添加必要的測試和監(jiān)視口11印制背板

42、禁止安裝有源器件。12連接器上統(tǒng)一性規(guī)定的電源、地引腿，禁止當(dāng)作信號引腳使用。13插件輸入、輸出端適當(dāng)加備份線，內(nèi)部器件之間也盡量多留備份線。14器件空置的I/O管腳按要求接地或電源。電源、地1模擬與數(shù)字電源、地必須分開。2確認(rèn)每種電源功耗估值、供電方式、電源特性，每種電源功率至少留有1/3余量。3電流較大的用開關(guān)電源供電，對紋波要求嚴(yán)格的用線性電源供電。4器件所有的電源、地引腳必須接上。5器件供電順序是否滿足要求。6電壓<3.3V的電源建議由PCB板上電源模塊提供。7器件工作電壓是否與接口標(biāo)準(zhǔn)一致。8有特殊要求的電源、地是否已在PCB布線文件中提出。濾波電容1器件、電源、穩(wěn)壓器必須加高

43、頻、低頻濾波電容，添加規(guī)則按設(shè)計(jì)規(guī)范。2濾波電容位置要求必須在PCB布線設(shè)計(jì)文件中提出。匹配電阻1時(shí)鐘、高速數(shù)據(jù)總線、長線必須加匹配電阻，添加規(guī)則按設(shè)計(jì)規(guī)范。2確認(rèn)器件上拉、下拉電阻是否集成在芯片內(nèi)部，否則必須在PCB板上相應(yīng)的位置加匹配電阻。3匹配電阻、上拉電阻、下拉電阻位置要求必須在PCB布線設(shè)計(jì)文件中提出。布局1了解通用元器件的放置規(guī)則、特殊元器件的布局要求。2器件的布局根據(jù)布線和數(shù)據(jù)流的走向，以走線最短為原則，兼顧排列整齊，相同的器件排列方向盡量一致。3輸入、輸出器件盡量靠近連接器。4布局應(yīng)考慮維修性，注意器件之間的間距，特別是表貼器件、連接器與周圍器件的間距。5跳線器和連接器要考慮其

44、易操作。6背板設(shè)計(jì)時(shí)應(yīng)注意留出安裝位置（背板框、接插件）。7要考慮散熱，主發(fā)熱元件靠近出風(fēng)口，大體積元件的放置避開風(fēng)路。8電源穩(wěn)壓器在PCB上留出散熱區(qū)。9終端匹配電容、電阻布局布線規(guī)則參照公司提供的標(biāo)準(zhǔn)電路設(shè)計(jì)。10晶振布局應(yīng)遠(yuǎn)離高速信號線、大功耗器件。11熱敏器件遠(yuǎn)離功耗較大的器件。12布局方面要求必須在PCB布線設(shè)計(jì)文件中提出。通用布線要求1了解一般布線的規(guī)則、特殊布線的說明及規(guī)則。2源同步接口器件數(shù)據(jù)線和時(shí)鐘線在PCB上走線應(yīng)嚴(yán)格等長。3高頻數(shù)字線應(yīng)該遠(yuǎn)離輸入、輸出口，時(shí)鐘芯片、晶振，否則采用地線或電源線屏蔽。4高頻時(shí)鐘（20MHZ以上或上升沿少于5ns的時(shí)鐘），必須有地線護(hù)送。 5多

45、層板在布板時(shí)要注意把主要的時(shí)序線放在最外層，方便調(diào)試。6高速、特殊I/O走線要求是否已在PCB布線設(shè)計(jì)文件中提出。FPGA配置芯片布線要求1FPGA芯片是否支持所用配置方式。2配置芯片容量是否滿足被配置FPGA的要求。3確認(rèn)FPGA芯片配置管腳、配置芯片管腳、JTAG插座的連接方式正確。4確認(rèn)配置所需的上拉、下拉電阻已按要求在PCB上或FPGA內(nèi)部接好，并且阻值正確。5DCLK 、JTAG鏈的TCK信號線布線時(shí)應(yīng)當(dāng)按高速時(shí)鐘信號處理。6DCLK、DATA信號線每4個(gè)就必須重新驅(qū)動一次，在JATG鏈中，需要保證每個(gè)芯片都將TCK、TDI、TMS重新驅(qū)動。7PCB布板時(shí)保證nCS和CONF_DON

46、E之間走線盡可能短。8TDO輸出的電平與其所在的Bank的VCCIO值有關(guān)，多片級聯(lián)時(shí)要確保前級芯片輸出的TDO電平能夠與下級芯片的TDI要求匹配。FPGA布線要求1鎖相環(huán)、高速收發(fā)器電源必須由線性電源供。2各個(gè)模塊的I/O電壓是否與接口標(biāo)準(zhǔn)相同。3模擬鎖相環(huán)電路供電電源必須與數(shù)字電源隔離，并且經(jīng)過濾波和去耦處理。4即使設(shè)計(jì)中不用鎖相環(huán)電路，電源、地也必須按要求連接。5所有特殊器件管腳分配是否與所用芯片相符。6STRATIX GX器件每個(gè)區(qū)的RREF以高精度電阻（2K-1%2K+1%）接地。7STRATIX GX器件各個(gè)區(qū)的VCCR_B和VCCT_B用磁珠隔開，以阻止一個(gè)區(qū)的噪聲泄漏到另一個(gè)區(qū)

47、。各個(gè)區(qū)的VCCP_B和VCCG_B可以共享。CPCI布線要求1CPCI連接器中，除pci_clk,req,gnt之外，其他信號線都需要接一個(gè)10匹配電阻，電阻放在信號的連接器引腳的15.2mm內(nèi)。2連接器、匹配電阻、CPCI接口芯片之間連線的長度，必須38.1mm。3由連接器到FPGA的時(shí)鐘線（pci_clk）長度必須為63.5mm±2.54mm4一個(gè)CPCI連接器只能帶一個(gè)負(fù)載。5有CPCI接口的FPGA芯片，布局時(shí)盡量靠近CPCI連接器。6CPCI信號走線的阻抗應(yīng)該在6510。LVDS布線要求1LVDS接口器件盡量靠近LVDS連接器。2LVDS接口器件盡量靠近目的器件。3每組L

48、VDS信號線盡量等長。4當(dāng)一組數(shù)據(jù)通過多片接口器件傳送到FPGA時(shí)，接口器件與FPGA間必須引進(jìn)多個(gè)時(shí)鐘線。5LVDS時(shí)鐘線按高速時(shí)鐘線要求走屏蔽線。6LVDS差分線之間必須在靠近接收器的地方并接100匹配電阻。7接口器件（DS90CR286MTD）的下一層必須布一層模擬地。8盡量把LVDS差分線放置在最頂層和最底層，并且在LVDS信號下布電源或者地層。9必須在LVDS和其他信號線之間加入地線。TS201布線要求1當(dāng)有多片TS201芯片時(shí)，主時(shí)鐘必須經(jīng)過時(shí)鐘驅(qū)動芯片再分別接入每片TS201，禁止時(shí)鐘信號帶多個(gè)負(fù)載。2主時(shí)鐘線要求等長、屏蔽，到各個(gè)器件的長度盡可能的短，其周圍沒有其他走線，阻抗?jié)M

49、足50W75W之間。3主時(shí)鐘信號線必須靠近發(fā)端接串接匹配電阻，阻值根據(jù)信號完整性分析結(jié)果定，否則接0電阻。4TS201器件電源上電順序是否正確。5盡量加寬電源、地線寬度，地線寬電源線寬信號線寬。布線之后檢查1PCB設(shè)計(jì)是否通過信號完整性分析。2PCB設(shè)計(jì)是否通過電源完整性分析。3PBC設(shè)計(jì)工具進(jìn)行自動DRC（設(shè)計(jì)規(guī)程檢查）檢查是否完全符合要求。4已在PCB布線設(shè)計(jì)文件中提出的布局要求是否滿足。5已在PCB布線設(shè)計(jì)文件中提出的走線要求是否滿足。6連接器的插頭、插座的對應(yīng)關(guān)系是否正確。7器件視圖方向（正視、反視）是否正確。8器件封裝形式、封裝尺寸是否正確。9器件管腳定義、間距、排列順序是否正確。1

50、0焊盤尺寸、過孔尺寸是否正確。11器件所有的電源和地引腳是否全部接上。12信號線的濾波電容、匹配電阻值是否正確、放置是否合理。13電源低頻、高頻濾波電容數(shù)量和放置是否合理，14模擬/數(shù)字電源、地處理是否合適。15絲印層器件標(biāo)號正確、標(biāo)注方向是否正確。設(shè)計(jì)：審批：高速PCB設(shè)計(jì)指南電路設(shè)計(jì)前期規(guī)劃6.15. 確認(rèn)詳細(xì)功能需求及接口定義在電路設(shè)計(jì)前應(yīng)首先確定電路詳細(xì)功能需求及電路上下接口定義，功能需求及接口應(yīng)經(jīng)過設(shè)計(jì)評審。杜絕因需求變更或者接口改變，導(dǎo)致設(shè)計(jì)進(jìn)行大的更改。6.16. 電路實(shí)現(xiàn)方式選擇信號處理算法實(shí)現(xiàn)在38所有2種方式，第1是采用FPGA芯片硬件實(shí)現(xiàn)，第2是采用ADI公司通用DSP芯

51、片（TS101、TS201）軟件實(shí)現(xiàn)，或者是二者結(jié)合。設(shè)計(jì)師根據(jù)設(shè)計(jì)指標(biāo)要求進(jìn)行合理選擇。采用FPGA芯片硬件實(shí)現(xiàn)優(yōu)勢在于實(shí)時(shí)處理能力強(qiáng)，運(yùn)算處理快，但可修改性差。在選擇FPGA芯片實(shí)現(xiàn)，要關(guān)注所選擇芯片的設(shè)計(jì)資源，包括乘法器、I/O腳數(shù)目、片內(nèi)RAM大小，高速串行I/O、速度等級及封裝形式等。采用通用DSP芯片軟件實(shí)現(xiàn)方便修改，不牽涉到硬件時(shí)序更改，但處理速度相比FPGA硬件實(shí)現(xiàn)慢。在采用軟件實(shí)現(xiàn)時(shí)要考慮數(shù)據(jù)輸入、輸出速度和DSP處理速度能否滿足要求。6.17. 電路采用的總線方式38所目前主要使用有2種總線，第1是采用210芯的38所專用總線標(biāo)準(zhǔn)，210芯連接器，第2是采用CPCI標(biāo)準(zhǔn)總線

52、。采用210芯總線時(shí)，要嚴(yán)格按照標(biāo)準(zhǔn)定義總線。采用CPCI總線應(yīng)注意支持CPCI哪一個(gè)標(biāo)準(zhǔn)，目前CPCI總線已有多個(gè)標(biāo)準(zhǔn)，從2.0，2.16，2.19，2.6，2.7等，必須與所選用的 CPCI機(jī)箱標(biāo)準(zhǔn)相一致。定義信號時(shí)，應(yīng)嚴(yán)格遵循CPCI標(biāo)準(zhǔn)。6.18. 電路器件選擇器件選擇應(yīng)首先按照產(chǎn)品使用環(huán)境確定是普通級、工業(yè)級、軍品級，其次根據(jù)所里優(yōu)選手冊提供的目錄選擇優(yōu)選器件。新器件選用則根據(jù)標(biāo)準(zhǔn)化中心規(guī)定的流程進(jìn)行。商業(yè)級工業(yè)級軍用級溫度0704085551257. 邏輯圖的具體設(shè)計(jì)時(shí)鐘信號、同步信號及復(fù)位信號設(shè)計(jì)信號處理系統(tǒng)與接收系統(tǒng)相連的部分電路，要使用與接收系統(tǒng)同源的同步時(shí)鐘。輸入時(shí)鐘要加時(shí)

53、鐘放大匹配網(wǎng)絡(luò)。如果一個(gè)時(shí)鐘驅(qū)動多個(gè)負(fù)載，并且要求輸出時(shí)鐘間相位關(guān)系在幾百ps時(shí)，可以采用IDT74FCT3807、CY3808或CY3805等專用時(shí)鐘驅(qū)動芯片。如果時(shí)鐘頻率較低時(shí)可以采用244緩沖器驅(qū)動。如果系統(tǒng)有同步信號，應(yīng)將同步信號接入各個(gè)FPGA芯片及各個(gè)電路板中，以使各系統(tǒng)同步工作。如果系統(tǒng)中需要復(fù)位信號，應(yīng)考慮是硬復(fù)位還是軟復(fù)位，復(fù)位信號是否與同步信號一樣接入各個(gè)FPGA芯片及各個(gè)電路板中。輸入、輸出信號設(shè)計(jì)輸入輸出信號要加緩沖器或者驅(qū)動器（244，245），如果驅(qū)動很長的信號線，則要選用專用的長線驅(qū)動器。在設(shè)計(jì)電路時(shí)應(yīng)仔細(xì)分析信號在各器件及各板之間的傳輸速率，注意信號阻抗匹配等。

54、存儲器設(shè)計(jì)目前所內(nèi)使用的存儲器主要有異步的雙口RAM存儲器，F(xiàn)IFO存儲器、同步存儲器、FLASH存儲器、EPROM等，設(shè)計(jì)師根據(jù)應(yīng)用需求，合理選擇存儲器的種類及容量大小。通過FPGA芯片控制板內(nèi)存儲器操作時(shí)，最好將存儲器時(shí)鐘、片選、讀寫使能、輸出使能等信號接入FPGA芯片，以方便控制。電源設(shè)計(jì)選擇器件時(shí)應(yīng)注意其工作電壓，盡量減少電路板中的電源種類現(xiàn)在FPGA芯片、DSP芯片常常要求提供低電壓大電流的電源，并且有時(shí)要求采用線性低壓電源，以減小電源紋波。因此在設(shè)計(jì)電路時(shí)，應(yīng)預(yù)估出各種電源所需電流大小，合理選擇電源芯片。所里常用的電源芯片種類有TI公司TPS54612、TPS54010、TPS54315，MICREL公司的MIC37301、MIC39500、MIC49500等。對于FPGA中的模擬PLL電源、高速收發(fā)模塊電源、DSP芯片中的電源網(wǎng)絡(luò)設(shè)計(jì)應(yīng)按照器件手冊所提供的參考電路進(jìn)行設(shè)計(jì)。測試在設(shè)計(jì)電路時(shí)應(yīng)考慮如何對電路中各主要器件、