數(shù)字電子技術(shù)第二章集成邏輯門

1、 邏輯門是一個(gè)能夠?qū)崿F(xiàn)特定邏輯關(guān)系的單元電路，有多個(gè)輸入端、1個(gè)輸出端。目前，常用的邏輯門都制成了集成電路，有TTL集成邏輯門和CMOS集成邏輯門兩大類。每一大類中，根據(jù)所實(shí)現(xiàn)的邏輯功能可分為非門、與非門、或非門等不同類型。在同一個(gè)類型的邏輯門中，根據(jù)輸入端的個(gè)數(shù)又分為2輸入端、3輸入端、4輸入端等不同型號(hào)。本章主要介紹集成邏輯門的識(shí)別與使用、集成邏輯門的功能測(cè)試。本章要點(diǎn) TTL邏輯門 CMOS邏輯門 集成邏輯門的功能測(cè)試 TTL邏輯門是一種晶體三極管集成電路，通常一個(gè)集成塊內(nèi)包含多個(gè)相同的邏輯門。由于TTL集成電路生產(chǎn)工藝成熟、產(chǎn)品參數(shù)穩(wěn)定、工作可靠、開關(guān)速度高，因此，獲得了廣泛的應(yīng)用。在

2、實(shí)際應(yīng)用中，TTL邏輯門產(chǎn)品型號(hào)較多，國(guó)外型號(hào)有HD74系列、SN74系列等，國(guó)內(nèi)的型號(hào)是CT。 1. 查閱圖2.1所示TTL集成邏輯門的功能。（a）74LS00（b）74LS02（c）74LS01圖2.1 TTL集成邏輯門 2. 根據(jù)圖2.2（a）所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.1。 圖2.2（a） 與非門邏輯功能測(cè)試 3. 根據(jù)圖2.2（b）所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.2。 圖2.2（b） 或非門邏輯功能測(cè)試 1. 74LS00 74LS00是4個(gè)2輸入端TTL與

3、非門，每個(gè)與非門都能夠?qū)崿F(xiàn)2個(gè)輸入邏輯變量的“與非”邏輯功能。其中1、2、3腳構(gòu)成1個(gè)與非門，4、5、6腳構(gòu)成1個(gè)與非門，9、10 、8腳構(gòu)成1個(gè)與非門，12、13 、11腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.3所示。圖2.3 74LS00引腳排列 1. 74LS10 74LS10是3個(gè)3輸入端TTL與非門，每個(gè)與非門都能夠?qū)崿F(xiàn)3個(gè)輸入邏輯變量的“與非”邏輯功能。其中1、2、 13 、 12腳構(gòu)成1個(gè)與非門，3、4、5、6腳構(gòu)成1個(gè)與非門，9、10、11 、8腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳為接地端。 其引腳排列如圖2.4所示。圖2.4 74LS10引腳排

4、列 1. 74LS20 74LS20是2個(gè)4輸入端TTL與非門，每個(gè)與非門都能夠?qū)崿F(xiàn)4個(gè)輸入邏輯變量的“與非”邏輯功能。其中1、2、4、5、6腳構(gòu)成1個(gè)與非門，9、10、12、13 、8腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.5所示。圖2.5 74LS20引腳排列 1. 74LS02 74LS02是4個(gè)2輸入端TTL或非門，每個(gè)或非門都能夠?qū)崿F(xiàn)2個(gè)輸入邏輯變量的“或非”邏輯功能。其中2、3 、1腳構(gòu)成1個(gè)或非門，5、6 、4腳構(gòu)成1個(gè)或非門，8、9、10腳構(gòu)成1個(gè)或非門，11、12、13腳構(gòu)成1個(gè)或非門，14腳接供電電源，7腳為接地端。引腳排列如圖2.6所示。圖2.

5、6 74LS02引腳排列 1. 74LS27 74LS27是3個(gè)3輸入端TTL或非門，每個(gè)或非門都能夠?qū)崿F(xiàn)3個(gè)輸入邏輯變量的“或非”邏輯功能。其中1、2、13、12腳構(gòu)成1個(gè)或非門，3、4、5、6腳構(gòu)成1個(gè)或非門，9、10、11、8腳構(gòu)成1個(gè)或非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.7所示。圖2.7 74LS27引腳排列 1. 7425 7425是2個(gè)4輸入端TTL或非門，每個(gè)或非門都能夠有選擇地實(shí)現(xiàn)4個(gè)輸入邏輯變量的“或非”邏輯功能。其中1、2、3、4、5、6腳構(gòu)成1個(gè)或非門，1、2、4、5腳為輸入端，3腳為選通端，6腳為輸出端；8、9、10、11、12、13腳構(gòu)成1個(gè)或非門

6、，9、10、12、13腳為輸入端，11腳為選通端，8腳為輸出端；14腳接供電電源；7腳接地。當(dāng)選通端（3腳、11腳）為高電平“1”時(shí)，相應(yīng)的或非門選通，實(shí)現(xiàn)或非邏輯功能。其引腳排列如圖2.8所示。圖2.8 7425引腳排列 1. OC門 OC門是一種特殊的TTL與非門，它是將TTL與非門輸出級(jí)三極管的集電極開路后得到的。一個(gè)OC門與相同輸入端的與非門的邏輯功能相同，邏輯符號(hào)如圖2.9所示。 圖2.9 OC門邏輯符號(hào) 4個(gè)2輸入端OC門74LS01 的引腳排列如圖2.10所示。其中2、3 、1腳構(gòu)成1個(gè)OC門，5、6 、4腳構(gòu)成1個(gè)OC門，8、9、10腳構(gòu)成1個(gè)OC門，11、12、13腳構(gòu)成1個(gè)

7、OC門，14腳接供電電源；7腳接地。 圖2.10 74LS01引腳排列 1. OC門 OC門是一種特殊的TTL與非門，它是將TTL與非門輸出級(jí)三極管的集電極開路后得到的。一個(gè)OC門與相同輸入端的與非門的邏輯功能相同，邏輯符號(hào)如圖2.9所示。 圖2.9 OC門邏輯符號(hào) OC門使用時(shí)，必須在輸出端與供電電源之間外接一個(gè)負(fù)載電阻（通常稱為上拉電阻），如圖2.11所示。 圖2.11 OC門的使用 當(dāng)兩個(gè)OC門輸出端并聯(lián)時(shí)，如圖2.12所示，實(shí)現(xiàn)“線與”邏輯功能。即兩個(gè)OC門輸出端并聯(lián)后的輸出Y與單個(gè)OC門的輸出Y1、Y2之間具有“與”邏輯的關(guān)系，YY1Y2。就輸出Y與兩個(gè)OC門的輸入A、B和C、D之間

8、的邏輯關(guān)系而言，實(shí)際上實(shí)現(xiàn)的是“與或非”邏輯功能，Y 。 CDAB 圖2.12 OC門輸出端并聯(lián) 2. 三態(tài)門 三態(tài)門具有高電平、低電平、高電阻三種輸出狀態(tài)。與普通邏輯門相比，三態(tài)門多了一個(gè)使能控制端，圖2.13所示是三態(tài)緩沖器的邏輯符號(hào)。 圖2.13 三態(tài)緩沖器邏輯符號(hào) 圖中，使能端低電平有效。即：當(dāng) = 0時(shí)，其邏輯功能與普通的緩沖器相同；而當(dāng) =1時(shí)，輸出端呈現(xiàn)高阻狀態(tài)，相當(dāng)于斷路。ENEN 利用三態(tài)門可實(shí)現(xiàn)信號(hào)傳輸控制。圖2.15所示是由4個(gè)三態(tài)緩沖器構(gòu)成的單向總線。當(dāng) 1、 2、 3、 4輪流為低電平“0”時(shí)，輸入信號(hào)A1、A2、A3、A4輪流被送到總線上，而其他三態(tài)門由于端為高電平

9、“1”而處于高阻狀態(tài)。ENENENEN圖2.15 用三態(tài)門構(gòu)成的單向總線 圖2.16所示是三態(tài)8總線收發(fā)器74LS245的引腳排列。74LS245在使能端和方向控制端DIR控制下，可實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。當(dāng)使能端為高電平“1”時(shí)，收發(fā)器處于高阻態(tài)。當(dāng)使能端為低電平“0”時(shí)，若方向控制端DIR為 低電平“0”，則B端為數(shù)據(jù)、A端為總線，B數(shù)據(jù)傳輸?shù)?A總線；若方向控制端DIR為高電平“1”，則A端為數(shù)據(jù)、B端為總線，A數(shù)據(jù)傳輸?shù)紹總線。圖2.16 三態(tài)8總線收發(fā)器74LS245 74LS245的功能表如表2.4所示。 3. 異或門 常用的TTL異或門是74LS86，引腳排列如圖2.17所示。其中1

10、、2、3腳構(gòu)成1個(gè)異或門，4、5、6腳構(gòu)成1個(gè)異或門，9、10 、8腳構(gòu)成1個(gè)異或門，12、13 、11腳構(gòu)成1個(gè)異或門，14腳接供電電源，7腳接地。 圖2.17 4個(gè)異或門74LS86 74LS86的功能表如表2.5所示。 1. 型號(hào)識(shí)讀 TTL集成邏輯門的型號(hào)有74、74H、74S、74LS之分。其中：74是標(biāo)準(zhǔn)系列，74H是高速系列，74S是肖特基系列，74LS是低功耗肖特基系列。4個(gè)系列中，以74LS的綜合性能最佳，應(yīng)用最廣。 2. 參數(shù)識(shí)讀 通常，TTL邏輯門的制造商會(huì)以產(chǎn)品說明書的形式給出該產(chǎn)品推薦的工作條件、電氣特性、外形尺寸、引腳間距等參數(shù)。這些參數(shù)是正確使用TTL邏輯門的依據(jù)

11、，在實(shí)際應(yīng)用中，應(yīng)養(yǎng)成使用產(chǎn)品前查閱說明書的習(xí)慣。 表2.6所示是74LS00的主要參數(shù)。 圖2.18所示是74LS00的外形尺寸、引腳間距。圖2.18 74LS00外形尺寸、引腳間距（單位為mm） 3. 閑置輸入端的處理 （1）暫時(shí)不用的“與”輸入端，可通過1k電阻接電源，如圖2.19（a）所示。對(duì)暫不使用的“或”輸入端應(yīng)接地（接地相當(dāng)于接低電平0）。 圖2.19 （a） 與非門閑置輸入端的處理方法 （2） 將不使用的輸入端并接在使用的輸入端上，如圖2.19（b）所示。這種處理方法影響電路的工作速度，在實(shí)際應(yīng)用中一般不采用。 （3）不使用的“與”輸入端可以懸空，或者剪短，如圖2.19（c）所

12、示。懸空的輸入端容易接收各種干擾信號(hào)，導(dǎo)致工作不穩(wěn)定，一般不采用。 圖2.19 與非門閑置輸入端的處理方法（b）（c） 4. 注意事項(xiàng) （1）安裝時(shí)，要注意集成塊引腳的排列順序，接插集成塊用力適度，防止引腳折傷。 （2）焊接時(shí)，用25W電烙鐵較合適，焊接時(shí)間不宜過長(zhǎng)。 （3）調(diào)試時(shí)，要注意電源電壓的大小和極性，盡量穩(wěn)定在+5V，以免損壞集成塊。 （4）連接線應(yīng)盡量短。若連接線不能縮短時(shí)，要考慮加屏蔽措施，防止外界電磁干擾的影響。 （5）當(dāng)外加輸入信號(hào)的上升沿或下降沿不能滿足要求時(shí)（100pF時(shí)，R取值約180。 CMOS邏輯門是另一種集成邏輯門，集成電路內(nèi)部是場(chǎng)效晶體管。由于場(chǎng)效晶體管集成電路

13、制造工藝簡(jiǎn)單、集成度高、功耗低，因此在實(shí)際應(yīng)用中也非常普及?？晒┻x擇的CMOS邏輯門產(chǎn)品的型號(hào)較多，國(guó)外型號(hào)有CD系列、SN74AC系列等，國(guó)內(nèi)的型號(hào)是CC系列。 1. 查閱圖2.20所示CMOS集成邏輯門的功能。圖2.20 CMOS集成邏輯門（a）（b）（c） 2. 根據(jù)圖2.21所示連接電路，分別閉合、斷開開關(guān)S，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.7。 圖2.21 CD4069邏輯功能測(cè)試 6個(gè)CMOS非門CD4069的引腳排列如圖2.22所示，每個(gè)非門都能夠?qū)崿F(xiàn)輸入邏輯變量的“非”邏輯功能。其中1、2腳構(gòu)成1個(gè)非門，3、4腳構(gòu)成1個(gè)非門，5、6腳構(gòu)成1個(gè)非門，9 、8腳構(gòu)

14、成1個(gè)非門，11、10腳構(gòu)成1個(gè)非門，13 、 12腳構(gòu)成1個(gè)非門，14腳接供電電源，7腳接地。 圖2.22 非門CD4069引腳排列 4個(gè)2輸入端CMOS與非門CD4011的引腳排列如圖2.23所示。其中 1、2、3腳構(gòu)成1個(gè)與非門，5、6 、 4腳構(gòu)成1個(gè)與非門，8、9、10腳構(gòu)成1個(gè)與非門，8、9腳為輸入端，10腳為輸出端；12、13 、11腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳接地。 圖2.23 CD4011引腳排列 除CD4011外，還有3個(gè)3輸入端CMOS與非門CD4023、和2個(gè)4輸入端CMOS與非門CD4012等。其引腳排列圖2.24、2.25所示。圖2.24 CD4023引

15、腳排列 圖2.25 CD4012引腳排列 4個(gè)2輸入端CMOS或非門CD4001的引腳排列如圖2.26所示。其中 1、2、3腳構(gòu)成1個(gè)或非門，5、6 、4腳構(gòu)成1個(gè)或非門，8、9、10腳構(gòu)成1個(gè)或非門，12、13 、11腳構(gòu)成1個(gè)或非門，14腳接供電電源，7腳接地。圖2.26 CD4001引腳排列 除CD4001外，還有3個(gè)3輸入端CMOS或非門CD4025、2個(gè)4輸入端CMOS或非門CD4002等。其引腳排列如圖2.27、2.28所示。圖2.27 CD4025引腳排列圖2.28 CD4002引腳排列 常用的CMOS異或門是CD4070，其引腳排列如圖2.29所示。其中1、2、3腳構(gòu)成1個(gè)異或

16、門，5、6 、4腳構(gòu)成1個(gè)異或門，8、9、10腳構(gòu)成1個(gè)異或門，12、13 、11腳構(gòu)成1個(gè)異或門，14腳接供電電源，7腳接地。 圖2.29 CD4070引腳排列 1. 參數(shù)識(shí)讀 表2.7所示是CMOS或非門CD4001的主要參數(shù)。 由表中的數(shù)據(jù)可知：CMOS集成邏輯門可以在較大的電源電壓范圍內(nèi)正常工作，電源電壓最小值為3V、最大值為18V；5V電源供電、25C（自然通風(fēng)）時(shí)，輸入高電平最小值為3.5V，輸入低電平最大值為1.5V，高電平輸出電壓典型值為5V、最小值為4.95V，低電平輸出電壓典型值為0V、最大值為0.05V；靜態(tài)電源電流典型值為0.01A、最大值為0.25A；平均延時(shí)受電源電

17、壓的影響較大，5V電源供電時(shí)為125ns，10 V電源供電時(shí)為60ns，15V電源供電時(shí)為45ns。 2. 閑置輸入端的處理 與TTL集成邏輯門不同，CMOS集成邏輯門閑置的輸入端不能懸空。暫不使用的“與”輸入端應(yīng)接電源VDD，暫不使用的“或”輸入端應(yīng)接地或低電平VSS。也可將暫不使用的輸入端與使用端并聯(lián)，但這樣會(huì)影響信號(hào)傳輸速度，只能在對(duì)傳輸速度沒有特別要求的情況下采用。 3. 注意事項(xiàng) （1） 測(cè)試CMOS電路時(shí)，禁止在CMOS本身沒有接通電源的情況下輸入信號(hào)。電源接通期間，不應(yīng)將器件從測(cè)試座上拔出或插入。 （2）CMOS邏輯門的供電電壓范圍為3V18V，電源極性不能接反。在測(cè)試邏輯功能時(shí)

18、，電源電壓可以選擇為3V5V。 （3）焊接CMOS電路時(shí)，電烙鐵的功率不得大于20W，并要有良好的接地。 （4）輸出端不允許直接接地或接電源。除具有OC結(jié)構(gòu)的門電路外，不允許把輸出端并聯(lián)。 （5）CMOS邏輯門輸出的高、低電平與TTL邏輯門輸出的高、低電平不相等，通常它們不能直接組合在一起使用，需要經(jīng)電平轉(zhuǎn)換后才能組合使用。 任務(wù)1 根據(jù)圖2.30所示，測(cè)試CMOS集成邏輯門的邏輯功能。圖2.30 CMOS集成邏輯門邏輯功能測(cè)試電路 （a） 與非門CD4011 （b） 或非門CD4001 任務(wù)2 根據(jù)圖2.31所示，測(cè)試OC門的邏輯功能。圖2.31 OC門邏輯功能測(cè)試電路 任務(wù)3 根據(jù)圖2.32所示，測(cè)試三態(tài)門的邏輯功能。圖2.32 三態(tài)門邏輯功能測(cè)試電路 （1）本章重點(diǎn)介紹了TTL集成邏輯門和CMOS集