基于FPGA數(shù)字頻率計(jì)設(shè)計(jì)

1、河北大學(xué)2013屆本科生學(xué)年論文（課程設(shè)計(jì)）裝訂線 本科生學(xué)年論文（課程設(shè)計(jì)）題目：基于FPGA數(shù)字頻率計(jì)的設(shè)計(jì) 學(xué) 院 學(xué)科門類 專 業(yè) 學(xué) 號(hào) 姓 名 指導(dǎo)教師 2012年10月20日 基于FPGA數(shù)字頻率計(jì)的設(shè)計(jì)摘 要 頻率計(jì)基于電子設(shè)計(jì)技術(shù)，實(shí)現(xiàn)了在一片現(xiàn)場(chǎng)可編程門陣列上的數(shù)字頻率計(jì)的設(shè)計(jì)，也是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域可缺少的測(cè)量?jī)x器。本文主要介紹一種以FPGA為核心，基于硬件描述語言VHDL的數(shù)字頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn),并在EDA(電子設(shè)計(jì)自動(dòng)化)工具的幫助下，用大規(guī)模可編程邏輯器件(FPGA/CPLD)實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序。特點(diǎn)是：無論底層還是頂層文件均用V

2、HDL語言編寫，避免了用電路圖形式設(shè)計(jì)時(shí)所引起的毛刺現(xiàn)象；改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計(jì)方法，整個(gè)頻率計(jì)設(shè)計(jì)在一塊FPGA/CPLD芯片上，與用其他方法做成的頻率計(jì)相比，體積更小，性能更可靠。本論文主要講述了使用FPGA實(shí)現(xiàn)的數(shù)字頻率計(jì)，它采用VHDL語言編程，用Max plusII集成開發(fā)環(huán)境進(jìn)行波形仿真，編譯，并下載到FPGA中。正是因?yàn)閿?shù)字頻率計(jì)的應(yīng)用是如此的廣泛，才使得它的作用是如此的重要，所以更應(yīng)該去關(guān)注和研究1。關(guān)鍵詞：FPGA；頻率計(jì)；集成電路；電子設(shè)計(jì)自動(dòng)化The Design of Digital Frequency Meter based on the FPGAA

3、BSTRACTDigital frequency meter based on EDA technique is presented, which is realized in FPGA，it is the indispensable measure instrument of the computer, communication equipment, audio video ,the scientific research and production field .This paper mainly introduces a kind of digital frequency meter

4、 ,which core strategy is Field Programmable Gate Array and is based on VHDL .At the help of EDA ,it realizes the goal of Design Principle and relative program by FPGA or CPLD .Its characteristic is that no matter the underlying file nor top-level file are written by the VHDL language .This process c

5、an avoid the phenomenon caused by circuit diagram forms designation .It also change the design method of previous digital circuit .The whole frequency meter is designed in a piece of FPGA or CPLD chip .Compared with other methods of making the frequency meter ,it is smaller and more reliable .This p

6、aper is focuses on the use of FPGA to achieve the digital frequency meter ,It use VHDL language programming ,uses the simulation waveform Max plus II integrated development environment compiler, and downloaded to the FPGA。Because of the function of digital frequency meter is so important ,its applic

7、ation is so widely and we should to pay attention to and research.Key words :FPGA；Digital frequency meter；IC；EDA目錄1緒論······························

8、83;·······································12對(duì)FPGA數(shù)字頻率計(jì)的制作規(guī)劃·······

9、3;·····························22.1設(shè)計(jì)的目的···················&

10、#183;········································22.2數(shù)字頻率計(jì)的基本原理·······

11、;········································23系統(tǒng)硬件電路的設(shè)計(jì)········

12、··········································33.1設(shè)計(jì)要求······

13、3;·················································

14、3;·····33.2各部分的功能及實(shí)現(xiàn)方法··········································&

15、#183;·34軟件設(shè)計(jì)···············································&

16、#183;·················64.1設(shè)計(jì)要求·······························

17、;································64.2模塊及模塊的功能················

18、;····································65頻率計(jì)的驗(yàn)證仿真············&

19、#183;·········································136總結(jié)·······&#

20、183;·················································&#

21、183;············14參考文獻(xiàn)····································&#

22、183;·······························151 緒論 當(dāng)今數(shù)字頻率計(jì)不僅是作為電壓表、計(jì)算機(jī)、天線電廣播通訊設(shè)備、工藝工程自動(dòng)化裝置。多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。集成數(shù)字頻率計(jì)由于所用元件投資體積小、功耗低，且可靠

23、性高，功能強(qiáng)，易于設(shè)計(jì)和研發(fā)，使得它具有技術(shù)上的實(shí)用性和應(yīng)用的廣泛性。在許多領(lǐng)域中廣泛應(yīng)用的嵌入式計(jì)算系統(tǒng)經(jīng)常不被器件的使用者所識(shí)別，但在各種常用的電子器件中能夠找到這些嵌入式系統(tǒng)。從系統(tǒng)對(duì)上市時(shí)間的要求、可編程的特性以及集成度等方面考慮，以可編程門陣（FPGA)來實(shí)現(xiàn)可配置的嵌入式系統(tǒng)已越來越廣泛2。 數(shù)字頻率計(jì)是一種基礎(chǔ)測(cè)量?jī)x器，到目前為止已有30多年的歷史，早起設(shè)計(jì)師們追求的目標(biāo)主要是擴(kuò)展測(cè)量范圍，再加上提高測(cè)量的精度、穩(wěn)定度等，這些也是人們衡量數(shù)字頻率計(jì)的技術(shù)水平，決定數(shù)字頻率計(jì)價(jià)格高低的主要依據(jù)。目前這些基本技術(shù)日益完善，成熟。應(yīng)用現(xiàn)代技術(shù)可以輕松的將數(shù)字頻率計(jì)的測(cè)頻上限擴(kuò)展到微波頻

24、段。 12 對(duì)FPGA數(shù)字頻率計(jì)的制作規(guī)劃2.1 設(shè)計(jì)的目的 掌握VHDL語言的基本結(jié)構(gòu)及編程思想，掌握數(shù)字頻率計(jì)的工作原理，掌握數(shù)字頻率計(jì)的VHDL語言編程方法。2.2 數(shù)字頻率計(jì)的基本原理 數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率。頻率是單位時(shí)間（ 1S ）內(nèi)信號(hào)發(fā)生周期變化的次數(shù)。如果我們能在給定的 1S 時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù)，并將計(jì)數(shù)結(jié)果顯示出來，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識(shí)別的脈沖信號(hào)，然后通過計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)，將其換算后顯示出來3。這就是數(shù)字頻率計(jì)的基本原理。 3 系統(tǒng)硬件電路

25、的設(shè)計(jì)3.1 設(shè)計(jì)要求設(shè)計(jì)并制作出一種數(shù)字頻率計(jì)，其技術(shù)指標(biāo)如下： （1）頻率測(cè)量范圍： 10 9999Hz 。 （2）輸入電壓幅度 >300mV 。 （3）輸入信號(hào)波形：任意周期信號(hào)。 （4）顯示位數(shù)： 4 位。 （5）電源： 220V 、 50Hz3.2 各部分的功能及實(shí)現(xiàn)方法 （1）電源與整流穩(wěn)壓電路 框圖中的電源采用 50Hz 的交流市電。市電被降壓、整流、穩(wěn)壓后為整個(gè)系統(tǒng)提供直流電源。系統(tǒng)對(duì)電源的要求不高，可以采用串聯(lián)式穩(wěn)壓電源電路來實(shí)現(xiàn)。 （2）全波整流與波形整形電路 本頻率計(jì)采用市電頻率作為標(biāo)準(zhǔn)頻率，以獲得穩(wěn)定的基準(zhǔn)時(shí)間。按國(guó)家標(biāo)準(zhǔn)，市電的頻率漂移不能超過 0.5Hz ，即

26、在 1 的范圍內(nèi)。用它作普通頻率計(jì)的基準(zhǔn)信號(hào)完全能滿足系統(tǒng)的要求。全波整流電路首先對(duì) 50Hz 交流市電進(jìn)行全波整流，得到如圖3-1所示 100Hz的全波整流波形。波形整形電路對(duì) 100Hz 信號(hào)進(jìn)行整形，使之成為如圖3-2所示 100Hz 的矩形波。波形整形可以采用過零觸發(fā)電路將全波整流波形變?yōu)榫匦尾ǎ部刹捎檬┟芴赜|發(fā)器進(jìn)行整形。 圖3-1 數(shù)字頻率計(jì)框圖 圖3-2 全波整流與波形整形電路的輸出波形 （3）分頻器 分頻器的作用是為了獲得 1S 的標(biāo)準(zhǔn)時(shí)間。電路首先對(duì)圖1所示的 100Hz 信號(hào)進(jìn)行 100 分頻得到如圖3-3(a)所示周期為 1S 的脈沖信號(hào)。然后再進(jìn)行二分頻得到如圖 3-

27、3 (b)所示占空比為 50 脈沖寬度為 1S 的方波信號(hào)，由此獲得測(cè)量頻率的基準(zhǔn)時(shí)間。利用此信號(hào)去打開與關(guān)閉控制門，可以獲得在 1S 時(shí)間內(nèi)通過控制門的被測(cè)脈沖的數(shù)目。分頻器可以由計(jì)數(shù)器通過計(jì)數(shù)獲得。二分頻可以采用觸發(fā)器來實(shí)現(xiàn)。圖3-3 分頻器的輸出波形 （4）信號(hào)放大、波形整形電路 為了能測(cè)量不同電平值與波形的周期信號(hào)的頻率，必須對(duì)被測(cè)信號(hào)進(jìn)行放大與整形處理，使之成為能被計(jì)數(shù)器有效識(shí)別的脈沖信號(hào)。信號(hào)放大與波形整形電路的作用即在于此。信號(hào)放大可以采用一般的運(yùn)算放大電路，波形整形可以采用施密特觸發(fā)器。 （5）控制門 控制門用于控制輸入脈沖是否送計(jì)數(shù)器計(jì)數(shù)。它的一個(gè)輸入端接標(biāo)準(zhǔn)秒信號(hào)，一個(gè)輸入

28、端接被測(cè)脈沖?？刂崎T可以用與門或或門來實(shí)現(xiàn)。當(dāng)采用與門時(shí)，秒信號(hào)為正時(shí)進(jìn)行計(jì)數(shù)，當(dāng)采用或門時(shí)，秒信號(hào)為負(fù)時(shí)進(jìn)行計(jì)數(shù)4。 （6）計(jì)數(shù)器 計(jì)數(shù)器的作用是對(duì)輸入脈沖計(jì)數(shù)。根據(jù)設(shè)計(jì)要求，最高測(cè)量頻率為 9999Hz ，應(yīng)采用 4 位十進(jìn)制計(jì)數(shù)器?？梢赃x用現(xiàn)成的 10 進(jìn)制集成計(jì)數(shù)器。 （7） 鎖存器 在確定的時(shí)間（ 1S ）內(nèi)計(jì)數(shù)器的計(jì)數(shù)結(jié)果（被測(cè)信號(hào)頻率）必須經(jīng)鎖定后才能獲得穩(wěn)定的顯示值。鎖存器的作用是通過觸發(fā)脈沖控制，將測(cè)得的數(shù)據(jù)寄存起來，送顯示譯碼器。鎖存器可以采用一般的 8 位并行輸入寄存器，為使數(shù)據(jù)穩(wěn)定，最好采用邊沿觸發(fā)方式的器件。 （8）顯示譯碼器與數(shù)碼管 顯示譯碼器的作用是把用 BCD

29、碼表示的 10 進(jìn)制數(shù)轉(zhuǎn)換成能驅(qū)動(dòng)數(shù)碼管正常顯示的段信號(hào)，以獲得數(shù)字顯示。 選用顯示譯碼器時(shí)其輸出方式必須與數(shù)碼管匹配。 對(duì) 100Hz 全波整流輸出信號(hào)的分頻采用 7 位二進(jìn)制計(jì)數(shù)器 74HC4024 組成 100 進(jìn)制計(jì)數(shù)器來實(shí)現(xiàn)。計(jì)數(shù)脈沖下降沿有效。在 74HC4024 的 Q7 、 Q6 、 Q3 端通過與門加入反饋清零信號(hào)，當(dāng)計(jì)數(shù)器輸出為二進(jìn)制數(shù) 1100100 （十進(jìn)制數(shù)為 100 ）時(shí)，計(jì)數(shù)器異步清零。實(shí)現(xiàn) 100 進(jìn)制計(jì)數(shù)。為了獲得穩(wěn)定的分頻輸出，清零信號(hào)與輸入脈沖“與”后再清零，使分頻輸出脈沖在計(jì)數(shù)脈沖為低電平時(shí)保持一段時(shí)間（ 10mS ）為高電平3。4 軟件設(shè)計(jì)4.1 設(shè)計(jì)

30、要求頻率計(jì)共分四檔： 一檔： 0 9999Hz ； 二檔： 10 99.99KHz ； 三檔： 100.0 999.9KHz ； 四檔： 1.000 9.999MHz ；在此頻率計(jì)的換檔程序設(shè)計(jì)中，突破了以往常用的改變閘門時(shí)間的方法，使自動(dòng)換檔的實(shí)現(xiàn)簡(jiǎn)單可靠?？傮w框圖如圖4-1和4-2所示（由于圖太大，將圖片分割成上下兩圖，對(duì)應(yīng)編號(hào)連線即可）。圖4-1 總體框圖圖4-2 總體框圖4.2 模塊及模塊的功能 (1)模塊 FEN 見圖 4-3，通過對(duì) 4MHz 時(shí)鐘進(jìn)行分頻以獲得 0.5 Hz 時(shí)鐘，為核心模塊 CORNA 提供 1 的閘門時(shí)間5。程序如下：library ieee; use iee

31、e.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; architecture fen_arc of fen is begin process(clk) variable cnt: integer range 0 to 3999999; variable x:std_logic; variable x:std_logic; begin if clk'event and clk='1'then if cnt<3999999 then cnt:=cnt

32、+1; else cnt:=0; x:=not x; end if; end if; q<=x; end process; end fen_arc; 圖4-3 模塊 FEN（2）模塊 SEL見圖4-4，該模塊產(chǎn)生數(shù)碼管的片選信號(hào)。 圖4-4 模塊 SEL程序如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sel is port(clk:in std_logic; sel:out std_logic_vector(2 downto 0); end sel; archi

33、tecture sel_arc of sel is begin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if clk'event and clk='1'then cnt:=cnt+1; end if; sel<=cnt; end process; end sel_arc; （3）核心模塊 CORNA見圖4-5，該模塊是整個(gè)程序的核心，它能在 1 的閘門時(shí)間里完成對(duì)被測(cè)信號(hào)頻率計(jì)數(shù)的功能，并通過選擇輸出數(shù)據(jù)實(shí)現(xiàn)自動(dòng)換檔的功能。圖4-5 核心模塊 CORNA程序如下：library i

34、eee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0); end corna; architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c5,c6:std_logic_vector

35、(3 downto 0); variable x:std_logic; begin if sig'event and sig='1'then if door='1'then if c0<"1001"then c0:=c0+1; else c0:="0000" if c1<"1001"then c1:=c1+1; else c1:="0000" if c2<"1001"then c2:=c2+1; else c2:="0000&q

36、uot; if c3<"1001"then c3:=c3+1; else c3:="0000" if c4<"1001"then c4:=c4+1; else c4:="0000" if c5<"1001"then c5:=c5+1; else c5:="0000" if c6<"1001"then c6:=c6+1; else c6:="0000" alm<='1' end if; end

37、 if; end if; end if; end if; end if; end if; else if clr='0'then alm<='0' end if; c6:="0000" c5:="0000" c4:="0000" c3:="0000" c2:="0000" c1:="0000" c0:="0000" end if; if c6/="0000"then q3<=c6; q2<

38、;=c5; q1<=c4; q0<=c3; dang<="0100" elsif c5/="0000"then q3<=c5; q2<=c4; q1<=c3; q0<=c2; dang<="0011" elsif c4/="0000"then q3<=c4; q2<=c3; q1<=c2; q0<=c1; dang<="0010" elsif c3/="0000"then q3<=c3; q2

39、<=c2; q1<=c1; q0<=c0; dang<="0001" end if; end if; end process; end corn_arc; （4）模塊 LOCK見圖4-6，該模塊實(shí)現(xiàn)鎖存器的功能,在信號(hào)L的下降沿到來時(shí)將信號(hào)A4、A3、A2、A1鎖存。 圖4-6 模塊 LOCK程序如下：library ieee; use ieee.std_logic_1164.all; entity lock is port(l:in std_logic; a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0);

40、 q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0); end lock; architecture lock_arc of lock is begin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); begin if l'event and l='0'then t4:=a4; t3:=a3; t2:=a2; t1:=a1; t0:=a0; end if; q4<=t4; q3<=t3; q2<=t2; q1<=t1; q

41、0<=t0; end process; end lock_arc; （5）模塊 CH見圖4-7，該模塊對(duì)應(yīng)于數(shù)碼管片選信號(hào)，將相應(yīng)通道的數(shù)據(jù)輸出，其中檔位也通過顯示。 圖4-7 模塊 CH程序如下：library ieee; use ieee.std_logic_1164.all; entity ch is port(sel:in std_logic_vector(2 downto 0); a3,a2,a1,a0,dang:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); end ch; archit

42、ecture ch_arc of ch is begin process(sel) begin case sel is when"000"=>q<=a0; when"001"=>q<=a1; when"010"=>q<=a2; when"011"=>q<=a3; when"111"=>q<=dang; when others=>q<="1111" end case; end process; end ch_arc;（6）模塊 DISP見圖4-8，該模塊為4線七段譯碼器。 圖4-8 模塊DISP程序如下library ieee; use ieee.std_logic_1164.all; entity disp is port(d:in std_logic_vector