數(shù)字電路設(shè)計(jì)第6章半導(dǎo)體存儲器與可編程邏輯器件

1、第6章半導(dǎo)體存儲器與可半導(dǎo)體存儲器與可編程邏輯器件編程邏輯器件1.存儲器概述存儲器概述2.只讀存儲器（只讀存儲器（ROM）3.隨機(jī)存取存儲器（隨機(jī)存取存儲器（RAM）4.可編程邏輯器件可編程邏輯器件5.利用利用Multisim分析半導(dǎo)體存分析半導(dǎo)體存儲器儲器1.存儲器概述存儲器概述一、半導(dǎo)體存儲器分類1）按存取方式：只讀存儲器（Read Only Memory，簡稱 ROM）：只讀不寫、電路結(jié)構(gòu)簡單、斷電后數(shù)據(jù)可以長期保存。隨機(jī)存取存儲器（Random Access Memory，簡稱RAM）：既能讀出、寫入數(shù)據(jù)，斷電后數(shù)據(jù)不能保存。2）根據(jù)存儲器制造工藝的不同：雙極型存儲器：速度快、價(jià)格高和

2、功耗大。MOS型存儲器：工藝簡單、集成度高、功耗小、價(jià)格低。3）根據(jù)存儲器數(shù)據(jù)的輸入/輸出方式不同：串行存儲器：數(shù)據(jù)輸入或輸出采用串行方式，需要引腳數(shù)目較少。并行存儲器：讀寫速度快，但數(shù)據(jù)線和地址線占用芯片的引腳數(shù)較多。二、存儲器的性能指標(biāo)（1）存儲容量：是指存儲器能夠容納二進(jìn)制信息的總量，即存儲信息的總比特?cái)?shù)，也稱為存儲器的位容量。存儲器的容量=字?jǐn)?shù)（m） 字長（n）。（2）存取時(shí)間：存取時(shí)間是來衡量存儲器的存取速度的，是指啟動(dòng)一次存儲器讀/寫操作，到該操作完成所經(jīng)歷的時(shí)間。很顯然，存取時(shí)間越短，則存取速度越快。目前，高速緩沖存儲器的存取時(shí)間已小于20ns，中速存儲器在60ns到100ns之

3、間，低速存儲器在100ns以上。（3）存儲周期：是連續(xù)啟動(dòng)兩次獨(dú)立的存儲器操作所需的最小時(shí)間間隔。由于存儲器在完成讀/寫操作之后需要一段恢復(fù)時(shí)間，所以存儲器的存儲周期略大于存儲器的存取時(shí)間。如果在小于存儲周期的時(shí)間內(nèi)連續(xù)啟動(dòng)兩次存儲器訪問，那么存取結(jié)果的正確性將不能得到保證。存取周期也是用來衡量存儲器存取速度的。2.只讀存儲器（只讀存儲器（ROM）1）ROM的電路結(jié)構(gòu)ROM的一般組成：地址譯碼器；存儲矩陣；輸出緩沖器字線：W0、W1、WN-1是存儲矩陣的輸入線，共有N=2n條。位線：D0、D1、DM-1為存儲矩陣的輸出線存儲單元：字線與位線的交叉處輸出緩沖器與存儲矩陣的輸出位線相連，有兩方面的

4、作用：一是能提高存儲器的帶負(fù)載能力；二是實(shí)現(xiàn)對輸出狀態(tài)的三態(tài)控制，以便與系統(tǒng)的總線相連。2）掩膜只讀存儲器）掩膜只讀存儲器圖 二極管ROM電路圖在進(jìn)行讀操作時(shí)，每輸入一個(gè)地址，地址譯碼器的字線W0W3中將有一根為高電平，其余為低電平。掩膜式ROM主要特點(diǎn)：（1）存儲的內(nèi)容由制造廠家一次性寫入，寫入后便不能修改，靈活性差；（2）存儲內(nèi)容固定不變，可靠性高；（3）少量生產(chǎn)時(shí)造價(jià)較高，因而只適用于定型批量生產(chǎn)。存儲單元輸出表達(dá)式：100110021310WA AWA AWA AWA A00211232023313DWWDWWWDWWWDWW地址字線數(shù)據(jù)A1A0W3W2W1W0D3D2D1D00 00

5、 00 00 00 01 10 01 10 01 10 01 10 00 01 10 01 10 01 10 01 10 00 01 10 00 00 01 11 11 11 11 11 10 00 00 01 11 11 10 0ROM中的數(shù)據(jù)表00011011A1A0VCCW0W1W2W3地址譯碼器D3 D 2 D 1 D 0圖6-5 用MOS管構(gòu)成的存儲矩陣圖 ROM的陣列圖字線Wi與位線Dj的每個(gè)交叉點(diǎn)都是一個(gè)存儲單元。交叉點(diǎn)處接有二極管相當(dāng)于存儲1，沒有接二極管相當(dāng)于存儲的是0?！芭c”陣列和地址譯碼器相對應(yīng)，用“”標(biāo)注地址碼；“或”陣列對應(yīng)于存儲矩陣，用“”表示交叉處接有二極管，沒有

6、接二極管的交叉點(diǎn)處不畫。3）可編程只讀存儲器）可編程只讀存儲器總體結(jié)構(gòu)與掩模ROM一樣，但存儲單元不同，按照制作工藝，PROM分為一次可編程ROM、可擦除的可編程ROM、電可擦除的可編程ROM及快閃ROM等幾種類型。1）一次可編程只讀存儲器（a）熔絲型存儲單元 （b）結(jié)破壞型存儲單元PROM一旦進(jìn)行了編程，就不可能再修改了，所以稱為一次可編程只讀存儲器2）可擦除可編程只讀存儲器（EPROM)總體結(jié)構(gòu)與掩模ROM一樣，但存儲單元不同。圖 EPROM存儲單元存儲單元需用兩只MOS管，集成度低，擊穿電壓高，速度較慢。EPROM的存儲單元多采用疊柵注入MOS管（Stacked-gate Injecti

7、on Metal-Oxide-Semiconductor，簡稱SIMOS），它有兩個(gè)柵極控制柵和浮柵，控制柵與字線Wi相連，用以控制數(shù)據(jù)的讀出和寫入；浮柵沒有引出線，被包裹在二氧化硅（SiO2）絕緣層中，用于長期保存注入電荷。圖 SIMOS管的結(jié)構(gòu)圖POECS地址輸入A0A1227648K8位EPROM地址輸入A0A12數(shù)據(jù)信號D0D7VPPVCC138VSS圖 EPROM2764的引腳框圖常用的EPROM有2716（2K8位）、2732（4K8位）、2764（8K8位）和27512（64K8位）等。3）電可擦除可編程只讀存儲器總體結(jié)構(gòu)與掩模ROM一樣，但存儲單元不同)(管浮柵隧道氧化層采用點(diǎn)

8、擦除慢，操作不便的缺為克服MOSFLOTOXUVEPROM 存儲單元數(shù)據(jù)存儲單元數(shù)據(jù)的擦除和寫入都是的擦除和寫入都是利用隧道效應(yīng)，通利用隧道效應(yīng)，通過高壓脈沖向浮置過高壓脈沖向浮置柵充，放電實(shí)現(xiàn)。柵充，放電實(shí)現(xiàn)?！八淼佬?yīng)”電子會穿越隧道）（當(dāng)場強(qiáng)達(dá)到一定大小厚度之間有小的隧道區(qū)，與,/10102782cmVmSiODGf4）快閃存儲器的正脈沖，加接），加正壓（，充電利用雪崩注入方式向工作原理：usVGVVSDGcssf101206*上電荷經(jīng)隧道區(qū)放電的正脈沖加放電，利用隧道效應(yīng)fsscfGnsVVGG100120, 編程和擦除操作不需要使用編程器，寫入和擦編程和擦除操作不需要使用編程器，寫入

9、和擦除的控制電路集成于存儲器芯片中除的控制電路集成于存儲器芯片中圖 快閃存儲器中疊柵MOS管的結(jié)構(gòu)圖圖 快閃存儲器的存儲單元4） ROM的應(yīng)用的應(yīng)用1.用ROM 實(shí)現(xiàn)組合邏輯函數(shù)從ROM的數(shù)據(jù)表可見：若以地址線為輸入變量，則數(shù)據(jù)線即為一組關(guān)于地址變量的邏輯函數(shù)地址譯碼A1 A0地址譯碼電路是與邏輯陣地址譯碼電路是與邏輯陣列，而且是全譯碼；列，而且是全譯碼；存儲矩陣是或邏輯陣列。存儲矩陣是或邏輯陣列。舉例舉例 ：選取有3位地址輸入，4位輸出的84位的ROM圖 邏輯函數(shù)的陣列圖2.用ROM實(shí)現(xiàn)數(shù)學(xué)函數(shù)表ROM構(gòu)成能實(shí)現(xiàn)函數(shù) 的運(yùn)算表電路，x的取值范圍為015的正整數(shù)。2xy X3X2X1X0Y7Y

10、6Y5Y4Y3Y2Y1Y0十進(jìn)制數(shù)0000000000000000100000001100100000010040011000010019010000010000160101000110012501100010010036011100110001491000010000006410010101000181101001100100100101101111001121110010010000144110110101001169111011000100196111111100001225真值表圖 ROM實(shí)現(xiàn)函數(shù) 的運(yùn)算表電路2xy 3.隨機(jī)存取存儲器（隨機(jī)存取存儲器（RAM）隨機(jī)存儲器也叫可讀寫存儲

11、器。根據(jù)存儲單元的工作原理不同，RAM可分為靜態(tài)RAM（Static Random Access Memory，簡稱SRAM）和動(dòng)態(tài)的RAM（Dynamic Random Access Memory，簡稱DRAM）兩種。SRAM使用觸發(fā)器作為存儲元件，因而只要使用直流電源，就可存儲數(shù)據(jù)。SRAM的特點(diǎn)是速度快，工作穩(wěn)定，且不需要刷新電路，使用方便靈活。但由于它所用MOS管較多，致使集成度低，功耗較大，成本也高。在微機(jī)系統(tǒng)中，SRAM常用做小容量的高速緩沖存儲器。DRAM使用電容作為存儲單元，只有通過刷新對電容再充電，才能長期保存數(shù)據(jù)。DRAM的特點(diǎn)是集成度高，功耗低，價(jià)格便宜，但由于電容存在漏

12、電現(xiàn)象，電容電荷會因?yàn)槁╇姸饾u丟失，因此必須定時(shí)對DRAM進(jìn)行充電刷新。在微機(jī)系統(tǒng)中，DRAM常被用做內(nèi)存（即內(nèi)存條）。當(dāng)電源被移走后，SRAM和DRAM都會丟失存儲的數(shù)據(jù)，因此RAM被歸類為易失性存儲器。由存儲矩陣、地址譯碼器和讀/寫控制電路三部分組成2）RAM的存儲單元的存儲單元（ 1）SRAM的存儲單元六管六管CMOS管組成靜態(tài)存儲單元。管組成靜態(tài)存儲單元。T1 T4為為SR鎖存器，鎖存器， T5、T6為門為門控管；控管；Xi=1時(shí)，所在行被選中，時(shí)，所在行被選中，T、T導(dǎo)通，鎖存器的導(dǎo)通，鎖存器的Q和和Q端與位線端與位線Dj、Dj接通接通；Yj時(shí)，時(shí)，所在列被選中，所在列被選中，Tj

13、、Tj導(dǎo)通，該列存儲單元和讀寫控制導(dǎo)通，該列存儲單元和讀寫控制電路接通。電路接通。，寫操作導(dǎo)通，與截止，則若QOIAAAWR321,0，讀操作截止，與導(dǎo)通，則若時(shí)，當(dāng)OIQAAAWRSC32110,（2）DRAM的存儲單元?jiǎng)討B(tài)存儲單元是利用動(dòng)態(tài)存儲單元是利用MOS管柵極電容管柵極電容可以存儲電荷的原理可以存儲電荷的原理 存儲單元以存儲單元以T及其柵極電容及其柵極電容C 為基礎(chǔ)構(gòu)為基礎(chǔ)構(gòu)成，數(shù)據(jù)存于柵極電容成，數(shù)據(jù)存于柵極電容C 中。若電容中。若電容C 充充有足夠的電荷，使有足夠的電荷，使T導(dǎo)通，這一狀態(tài)為邏導(dǎo)通，這一狀態(tài)為邏輯輯 ，否則為邏輯。數(shù)據(jù)經(jīng)，否則為邏輯。數(shù)據(jù)經(jīng)T5由由Do輸出。輸出。

14、 進(jìn)行寫操作時(shí)，進(jìn)行寫操作時(shí)，RW為低電平，由于為低電平，由于Yj為高電平，為高電平，T導(dǎo)通，輸入數(shù)據(jù)導(dǎo)通，輸入數(shù)據(jù)Di經(jīng)經(jīng)T并并由寫入刷新控制電路反相，再經(jīng)由寫入刷新控制電路反相，再經(jīng)T寫入到寫入到電容器電容器C 中。這樣，當(dāng)輸入數(shù)據(jù)為中。這樣，當(dāng)輸入數(shù)據(jù)為 時(shí)，時(shí)，電容充電；而輸入數(shù)據(jù)為電容充電；而輸入數(shù)據(jù)為 時(shí)，電容放電。時(shí)，電容放電。 位擴(kuò)展方式適用于每片RAM,ROM字?jǐn)?shù)夠用而位數(shù)不夠時(shí)接法：將各片的地址線、讀寫線、片選線并聯(lián)即可 圖 RAM的位擴(kuò)展方法示意圖字?jǐn)U展方式適用于每片RAM,ROM位數(shù)夠用而字?jǐn)?shù)不夠時(shí) 圖 RAM字?jǐn)U展方法示意圖4.可編程邏輯器件可編程邏輯器件（PLD）

15、可編程邏輯器件（Programmable Logic Device）是從20世紀(jì)70年代初發(fā)展起來的一種新型邏輯器件，發(fā)展過程中，先后出現(xiàn)了PROM、PLA、PAL、GAL、CPLD、FPGA等類型。隨著微電子技術(shù)、超大規(guī)模集成電路技術(shù)、計(jì)算機(jī)輔助設(shè)計(jì)（CAD）技術(shù)的進(jìn)步和發(fā)展，PLD器件功能越來越強(qiáng)大，應(yīng)用越來越廣泛。 1）PLD 的邏輯符號表示方法的邏輯符號表示方法（a）與門 （b）或門 （c）輸出恒等于0的與門（d） 互補(bǔ)輸出緩沖器（e）三態(tài)輸出緩沖器2）可編程邏輯陣列可編程邏輯陣列PLAPLA中不需要包含輸入變量的所有最小項(xiàng)，而是有多少個(gè)“與”門，就可以通過編程產(chǎn)生多少個(gè)乘積項(xiàng)。這些乘

16、積項(xiàng)也不一定是最小項(xiàng)，而是由編程來確定。這樣做顯然提高了芯片的利用率。PLA是把PROM中的地址譯碼器改為可編程的“與”門陣列得到的器件。故PLA采用“與”門陣列和“或”門陣列均可編程的邏輯結(jié)構(gòu)。3）PLA的邏輯陣列圖的邏輯陣列圖雖然PLA的芯片利用率較高，但對于多輸出函數(shù)則需要提取、利用公共的“與”項(xiàng)，設(shè)計(jì)的軟件算法比較復(fù)雜。此外，PLA的兩個(gè)陣列均為可編程的，不可避免地使編程后器件的運(yùn)行速度下降了。圖 PLA的邏輯陣列圖4）可編程陣列邏輯可編程陣列邏輯PAL 20世紀(jì)70年代末美國的單片存儲器公司MMI率先推出PAL 采用雙極型熔絲工藝，只能編程一次； 由可編程的與門陣列、固定的或門陣列和

17、輸出電路組成； 具有多種輸出結(jié)構(gòu)。（1 1）PALPAL的基本電路結(jié)構(gòu)的基本電路結(jié)構(gòu)圖 PAL的基本電路結(jié)構(gòu) 舉例：舉例：PAL實(shí)現(xiàn)下列邏輯函數(shù)。0123YABCBCDACDABDYABBCC DADYABABYABAB圖 邏輯函數(shù)陣列圖（2）PAL的輸出結(jié)構(gòu)和反饋形式的輸出結(jié)構(gòu)和反饋形式 根據(jù)根據(jù)PALPAL器件輸出電路結(jié)構(gòu)和反饋方式的不同，可將器件輸出電路結(jié)構(gòu)和反饋方式的不同，可將它們分成它們分成專用輸出結(jié)構(gòu)、可編程輸入專用輸出結(jié)構(gòu)、可編程輸入/ /輸出結(jié)構(gòu)、寄存器輸輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)、運(yùn)算選通反饋結(jié)構(gòu)出結(jié)構(gòu)、異或輸出結(jié)構(gòu)、運(yùn)算選通反饋結(jié)構(gòu)等。等。（一）專用輸出結(jié)構(gòu)（一

18、）專用輸出結(jié)構(gòu)具有互補(bǔ)輸出的具有互補(bǔ)輸出的專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)（二）可編程輸入（二）可編程輸入/ /輸出（可編程輸出（可編程I/OI/O）結(jié)構(gòu)）結(jié)構(gòu)圖 可編程輸入/輸出結(jié)構(gòu)（三）寄存器輸出結(jié)構(gòu)（三）寄存器輸出結(jié)構(gòu)圖 寄存器輸出結(jié)構(gòu)通過反饋建立起通過反饋建立起Q Qn n與與Q Qn+1n+1之間的邏輯關(guān)系。之間的邏輯關(guān)系。（四）帶有（四）帶有異或門的異或門的輸出結(jié)構(gòu)輸出結(jié)構(gòu)圖 寄存器輸出結(jié)構(gòu)可編程輸入端可編程輸入端XOR控制輸出極性控制輸出極性 XOR = 0XOR = 0，Y Y與與S S同相；同相；XOR = 1XOR = 1，Y Y與與S S反相；反相；（3）通用陣列邏輯）通用陣列邏

19、輯GAL 1985年，LATTICE公司在PAL結(jié)構(gòu)基礎(chǔ)上生產(chǎn)出的新一代可編程邏輯器件。 采用E2 CMOS工藝，可電擦除；使用電子標(biāo)簽技術(shù)對器件的編程資料進(jìn)行管理。 由可編程的與門陣列、固定的或門陣列和輸出電路組成。 每個(gè)輸出位線上都具有相同的可編程輸出結(jié)構(gòu)輸出邏輯宏單元（OLMC）；采用結(jié)構(gòu)控制字方式，實(shí)現(xiàn)OLMC輸出組態(tài)配置。 8 8個(gè)輸入數(shù)據(jù)緩沖器個(gè)輸入數(shù)據(jù)緩沖器 8 8個(gè)反饋緩沖器個(gè)反饋緩沖器 8 8個(gè)輸出三態(tài)緩沖器個(gè)輸出三態(tài)緩沖器 1 1個(gè)時(shí)鐘輸入緩沖器個(gè)時(shí)鐘輸入緩沖器 1 1個(gè)輸出使能緩沖器個(gè)輸出使能緩沖器 8 8個(gè)個(gè)OLMCOLMC3232行行6464位的與陣列位的與陣列 （2

20、 2）GALGAL的輸出邏輯宏單元的輸出邏輯宏單元(OLMC)(OLMC) AC0、AC1 (n) 、XOR(n)、 AC1 (m)均為結(jié)構(gòu)控制字中的一位數(shù)據(jù)，通過對結(jié)構(gòu)控制字編程，可以設(shè)定OLMC的工作模式。三態(tài)多路開關(guān)（三態(tài)多路開關(guān)（4選選1）用用來從來從VCC、地、地、OE、第一與、第一與項(xiàng)中選擇項(xiàng)中選擇1個(gè)作三態(tài)使能個(gè)作三態(tài)使能輸出多路開關(guān)（輸出多路開關(guān)（2選選1）AC0+AC1(n) =1，選中選中“Q端端”； AC0+AC1(n) =0，選，選中中“異或門輸出異或門輸出”D觸發(fā)器觸發(fā)器存儲異存儲異或門的輸出信號或門的輸出信號反饋多路開關(guān)反饋多路開關(guān)用于用于從寄存器從寄存器Q端、本級

21、輸端、本級輸出、鄰級輸出、地電出、鄰級輸出、地電平中選擇一個(gè)作反饋平中選擇一個(gè)作反饋緩沖器的輸入信號緩沖器的輸入信號5.CPLD、FPGA 和在系統(tǒng)編程技術(shù)簡介和在系統(tǒng)編程技術(shù)簡介 由GAL發(fā)展而來的大規(guī)?？删幊踢壿嬈骷ɑ旧鲜荊AL的擴(kuò)充），采用CMOS和可擦除E CMOS工藝（具有非易失性），延遲固定。圖 CPLD的基本結(jié)構(gòu)圖每個(gè)PAL/GAL組都稱為一個(gè)邏輯陣列塊（logic array block，簡稱LAB）。每個(gè)LAB都可以交互連接于其它I/O（輸入/輸出）控制塊，使用可編程互連陣列（Programmable Interconnect Array，簡稱PIA）來形成大邏輯功能。和

22、PAL、GAL相似，CPLD也是基于“與、或”的體系結(jié)構(gòu)。 LAB中包含32到幾百個(gè)宏單元。典型的宏單元具有一個(gè)“與”陣列、一個(gè)乘積項(xiàng)選擇矩陣、一個(gè)“或”門、一個(gè)可編程寄存器部分。PIA由穿過CPLD芯片的導(dǎo)線，以及每個(gè)LAB中宏單元可以形成的連接組成。通過使用PIA，任何宏單元都可以連接到相同LAB內(nèi)部的其它宏單元上，也可以連接到其它設(shè)備LAB中的宏單元上，或連接到其它I/O。其連接對于大多數(shù)CPLD是使用E2CMOS技術(shù)來生成的。2)現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA 由若干獨(dú)立的可編程邏輯模塊排列成行列方陣（可編程邏輯模塊采用查找表技術(shù)實(shí)現(xiàn)組合邏輯），采用SRAM工藝（具有易失性），延遲不固定。圖 FPGA的基本結(jié)構(gòu)圖開關(guān)矩陣開關(guān)矩陣SM可編程連接點(diǎn)可編程連接點(diǎn)PIP布線布線FPGAFPGA內(nèi)部的互連資源內(nèi)部的互連資源3）在系統(tǒng)可編程技術(shù)在系統(tǒng)可編程技術(shù) 在系統(tǒng)編程是指用戶可以在自己設(shè)計(jì)的目標(biāo)系統(tǒng)上、為實(shí)現(xiàn)預(yù)定邏輯功能而對邏輯器件進(jìn)行編程或改寫。使用ISP技術(shù)可實(shí)現(xiàn)幾乎所有類型的數(shù)字邏輯電路功能，使得在一塊芯片上由用戶自行實(shí)現(xiàn)大規(guī)模數(shù)字系統(tǒng)的設(shè)想成為現(xiàn)實(shí)，這是PLD設(shè)計(jì)技術(shù)發(fā)展中的一次重要變革。ISP技術(shù)及其系列產(chǎn)品有ispLSI、ispGAL和