秦曉飛系列-EDA技術(shù)及應(yīng)用-第5章 時(shí)序電路的Verilog設(shè)計(jì)

1、第5章 時(shí)序電路的Verilog設(shè)計(jì)主講教師：秦曉飛秦曉飛上海理工大學(xué)光電學(xué)院上海理工大學(xué)光電學(xué)院第5章 時(shí)序電路的Verilog設(shè)計(jì) 5.1 5.1 基本時(shí)序元件的基本時(shí)序元件的VerilogVerilog表述表述5.2 5.2 二進(jìn)制計(jì)數(shù)器及其二進(jìn)制計(jì)數(shù)器及其VerilogVerilog表述表述5.3 5.3 移位寄存器的移位寄存器的VerilogVerilog表述與設(shè)計(jì)表述與設(shè)計(jì)5.4 5.4 可預(yù)置型計(jì)數(shù)器設(shè)計(jì)可預(yù)置型計(jì)數(shù)器設(shè)計(jì)5.5 5.5 時(shí)序電路硬件設(shè)計(jì)與仿真示例（實(shí)驗(yàn)）時(shí)序電路硬件設(shè)計(jì)與仿真示例（實(shí)驗(yàn)）5.1 基本時(shí)序元件的Verilog表述5.1基本時(shí)序元件的Verilog表

2、述 基本時(shí)序元件基本時(shí)序元件 鎖存器鎖存器觸發(fā)器觸發(fā)器D觸發(fā)器JK觸發(fā)器T觸發(fā)器5.1.1 5.1.1 基本基本D D觸發(fā)器及其觸發(fā)器及其VerilogVerilog表述表述 5.1.1 5.1.1 基本基本D D觸發(fā)器及其觸發(fā)器及其VerilogVerilog表述表述 時(shí)序電路通常都是由過程語(yǔ)句時(shí)序電路通常都是由過程語(yǔ)句alwaysalways語(yǔ)句來(lái)描述。語(yǔ)句來(lái)描述。 時(shí)序電路時(shí)序電路 5.1基本時(shí)序元件的Verilog表述邊沿敏感型邊沿敏感型電平敏感型電平敏感型使用posedge、negedge表述不使用posedge、negedge表述5.1基本時(shí)序元件的Verilog表述5.1.2 5

3、.1.2 用用UDPUDP表述含有異步復(fù)位的表述含有異步復(fù)位的D D觸發(fā)器觸發(fā)器 用用UDPUDP構(gòu)建時(shí)序電路多用于仿真研究，實(shí)際中用的很少。構(gòu)建時(shí)序電路多用于仿真研究，實(shí)際中用的很少。 5.1基本時(shí)序元件的Verilog表述5.1.3 5.1.3 含有異步復(fù)位和時(shí)鐘使能的含有異步復(fù)位和時(shí)鐘使能的D D觸發(fā)器及其觸發(fā)器及其VerilogVerilog表述表述 RSTRST是電平敏感信號(hào)，是電平敏感信號(hào)，為什么用為什么用negedgenegedge表述？表述？5.1基本時(shí)序元件的Verilog表述5.1.4 5.1.4 含有同步復(fù)位控制的含有同步復(fù)位控制的D D觸發(fā)器及其觸發(fā)器及其Verilog

4、Verilog表述表述 5.1基本時(shí)序元件的Verilog表述5.1.4 5.1.4 含有同步復(fù)位控制的含有同步復(fù)位控制的D D觸發(fā)器及其觸發(fā)器及其VerilogVerilog表述表述 采用條件賦值語(yǔ)句采用條件賦值語(yǔ)句可不寫可不寫5.1基本時(shí)序元件的Verilog表述5.1.5 5.1.5 基本鎖存器及其基本鎖存器及其VerilogVerilog表述表述 這個(gè)電路是時(shí)序電路這個(gè)電路是時(shí)序電路還是組合電路？還是組合電路？5.1基本時(shí)序元件的Verilog表述5.1.5 5.1.5 基本鎖存器及其基本鎖存器及其VerilogVerilog表述表述 這個(gè)電路仍然是時(shí)序電路，只不過不是沿觸發(fā)型的，而是

5、這個(gè)電路仍然是時(shí)序電路，只不過不是沿觸發(fā)型的，而是電平觸發(fā)型電平觸發(fā)型的。的。 與組合電路相比，電平觸發(fā)型時(shí)序電路的特點(diǎn)：與組合電路相比，電平觸發(fā)型時(shí)序電路的特點(diǎn)： （1 1）從邏輯結(jié)構(gòu)講：組合邏輯組合邏輯+ +反饋反饋； （2 2）從Verilog代碼講：使用不完整的條件語(yǔ)句；使用不完整的條件語(yǔ)句； （3 3）從電路本質(zhì)上講：具有存儲(chǔ)功能。具有存儲(chǔ)功能。 由于電平觸發(fā)電路通常由組合邏輯由于電平觸發(fā)電路通常由組合邏輯+ +反饋的結(jié)構(gòu)構(gòu)成，而不是由基本時(shí)反饋的結(jié)構(gòu)構(gòu)成，而不是由基本時(shí)序模塊（觸發(fā)器、寄存器）組成，因此電平觸發(fā)電路通常比沿觸發(fā)電路耗費(fèi)序模塊（觸發(fā)器、寄存器）組成，因此電平觸發(fā)電路通

6、常比沿觸發(fā)電路耗費(fèi)更多的邏輯資源。更多的邏輯資源。5.1基本時(shí)序元件的Verilog表述5.1.6 5.1.6 含清含清0 0控制的鎖存器及其控制的鎖存器及其VerilogVerilog表述表述 5.1基本時(shí)序元件的Verilog表述5.1.7 5.1.7 異步時(shí)序電路的異步時(shí)序電路的VerilogVerilog表述特點(diǎn)表述特點(diǎn) 構(gòu)成時(shí)序電路的過程稱為構(gòu)成時(shí)序電路的過程稱為時(shí)鐘過程時(shí)鐘過程，一個(gè)時(shí)鐘過程只能構(gòu)成對(duì)應(yīng)單一時(shí)，一個(gè)時(shí)鐘過程只能構(gòu)成對(duì)應(yīng)單一時(shí)鐘信號(hào)的時(shí)序電路。即使構(gòu)成的是多觸發(fā)器時(shí)序電路，各觸發(fā)器電路應(yīng)使用鐘信號(hào)的時(shí)序電路。即使構(gòu)成的是多觸發(fā)器時(shí)序電路，各觸發(fā)器電路應(yīng)使用同一單一的時(shí)

7、鐘信號(hào)。同一單一的時(shí)鐘信號(hào)。 異步邏輯設(shè)計(jì)必須采用多個(gè)時(shí)鐘過程語(yǔ)句來(lái)構(gòu)成。例異步邏輯設(shè)計(jì)必須采用多個(gè)時(shí)鐘過程語(yǔ)句來(lái)構(gòu)成。例5-115-11是一個(gè)異步時(shí)是一個(gè)異步時(shí)序電路示例。需要序電路示例。需要注意注意的是：這個(gè)電路雖然結(jié)構(gòu)上異步的，但通過的是：這個(gè)電路雖然結(jié)構(gòu)上異步的，但通過Q1Q1將兩個(gè)將兩個(gè)觸發(fā)器聯(lián)系起來(lái)，信號(hào)的變化時(shí)序本質(zhì)上是同步的。觸發(fā)器聯(lián)系起來(lái)，信號(hào)的變化時(shí)序本質(zhì)上是同步的。5.1基本時(shí)序元件的Verilog表述5.1.8 5.1.8 時(shí)鐘過程表述的特點(diǎn)和規(guī)律時(shí)鐘過程表述的特點(diǎn)和規(guī)律敏感信號(hào)列表中含有敏感信號(hào)列表中含有posedgeposedge或或negedgenegedge時(shí)，

8、選擇性的改變敏感信號(hào)列表是時(shí)，選擇性的改變敏感信號(hào)列表是會(huì)影響綜合結(jié)果的。會(huì)影響綜合結(jié)果的。邊沿觸發(fā)型時(shí)序模塊的邊沿觸發(fā)型時(shí)序模塊的VerilogVerilog設(shè)計(jì)，應(yīng)遵循以下規(guī)律：設(shè)計(jì)，應(yīng)遵循以下規(guī)律：（1）如果某信號(hào)A被定義為沿觸發(fā)時(shí)鐘信號(hào)，則必須在敏感信號(hào)表中給出對(duì)應(yīng)的posedge或negedge的表述；并且always過程結(jié)構(gòu)中不能再出現(xiàn)信號(hào)A。（2）敏感信號(hào)表中不允許出現(xiàn)混合信號(hào)；5.1基本時(shí)序元件的Verilog表述5.1.8 5.1.8 時(shí)鐘過程表述的特點(diǎn)和規(guī)律時(shí)鐘過程表述的特點(diǎn)和規(guī)律（3）如果某信號(hào)B被定義為對(duì)應(yīng)于時(shí)鐘的電平敏感的異步控制信號(hào)，則除了在敏感信號(hào)表中給出對(duì)應(yīng)的p

9、osedge B或negedge B的表述外，還必須必須要在always過程結(jié)構(gòu)中明示信號(hào)B的邏輯行為，如例5-4。這種表述上是邊沿型，電路性能上是電平敏感型的結(jié)構(gòu)，是Verilog異步控制邊沿觸發(fā)型時(shí)序電路編程的約定俗成的形式。（4）若某變量（如RST）被定義為異步低電平敏感信號(hào)，則在always過程結(jié)構(gòu)中的if條件語(yǔ)句，應(yīng)對(duì)RST低電平有效這個(gè)邏輯有對(duì)應(yīng)的匹配的表述。 ()(!).alwaysposedge CLK or negedge RSTbegin ifRST ()(0).alwaysposedge CLK or negedge RSTbegin if RST ()(!1).alwa

10、ysposedge CLK or negedge RSTbegin ifRST ()().alwaysposedge CLK or negedge RSTbegin if RST ()(1).alwaysposedge CLK or negedge RSTbegin if RST ()(!0).alwaysposedge CLK or negedge RSTbegin ifRST 5.1基本時(shí)序元件的Verilog表述5.1.8 5.1.8 時(shí)鐘過程表述的特點(diǎn)和規(guī)律時(shí)鐘過程表述的特點(diǎn)和規(guī)律（5）敏感信號(hào)列表中除了沿敏感信號(hào)和異步控制信號(hào)外，不允許有其他任何信號(hào)。 這個(gè)電路里的這個(gè)電路里的DIN

11、DIN是同步于是同步于CLKCLK的，不能通過類似于的，不能通過類似于“always (always (posedgeposedge CLK or DIN) CLK or DIN)”這種表述將這種表述將DINDIN與與CLKCLK異步（或者說(shuō)擺異步（或者說(shuō)擺脫圖脫圖5-155-15下面的下面的寄存器寄存器）。）。5.2 二進(jìn)制計(jì)數(shù)器及其Verilog表述5.2二進(jìn)制計(jì)數(shù)器及其Verilog表述5.2.1 5.2.1 簡(jiǎn)單加法計(jì)數(shù)器及其簡(jiǎn)單加法計(jì)數(shù)器及其VerilogVerilog表述表述5.2二進(jìn)制計(jì)數(shù)器及其Verilog表述5.2.1 5.2.1 簡(jiǎn)單加法計(jì)數(shù)器及其簡(jiǎn)單加法計(jì)數(shù)器及其Veri

12、logVerilog表述表述Q1Q1作為內(nèi)部寄存器變量，具有作為內(nèi)部寄存器變量，具有輸入輸出性質(zhì)，電路結(jié)構(gòu)上對(duì)輸入輸出性質(zhì)，電路結(jié)構(gòu)上對(duì)應(yīng)的是反饋。應(yīng)的是反饋。assignassign與與alwaysalways并行，這種代并行，這種代碼結(jié)構(gòu)層次清晰，較常用。碼結(jié)構(gòu)層次清晰，較常用。Q Q作為輸出端口信號(hào)，同時(shí)具有作為輸出端口信號(hào)，同時(shí)具有輸入性質(zhì)，這是因?yàn)檩斎胄再|(zhì)，這是因?yàn)閂erilogVerilog綜綜合器具有自動(dòng)轉(zhuǎn)化端口方向?qū)俸掀骶哂凶詣?dòng)轉(zhuǎn)化端口方向?qū)傩缘墓δ?。性的功能?.2二進(jìn)制計(jì)數(shù)器及其Verilog表述5.2.2 5.2.2 實(shí)用加法計(jì)數(shù)器設(shè)計(jì)實(shí)用加法計(jì)數(shù)器設(shè)計(jì) 本節(jié)設(shè)計(jì)一個(gè)帶異

13、步復(fù)位，同步計(jì)數(shù)使能和可預(yù)置型的十進(jìn)制計(jì)數(shù)器。本節(jié)設(shè)計(jì)一個(gè)帶異步復(fù)位，同步計(jì)數(shù)使能和可預(yù)置型的十進(jìn)制計(jì)數(shù)器。5.2二進(jìn)制計(jì)數(shù)器及其Verilog表述5.2.2 5.2.2 實(shí)用加法計(jì)數(shù)器設(shè)計(jì)實(shí)用加法計(jì)數(shù)器設(shè)計(jì) 5.2二進(jìn)制計(jì)數(shù)器及其Verilog表述5.2.2 5.2.2 實(shí)用加法計(jì)數(shù)器設(shè)計(jì)實(shí)用加法計(jì)數(shù)器設(shè)計(jì) 請(qǐng)分析代碼與請(qǐng)分析代碼與RTLRTL電路之間的對(duì)應(yīng)關(guān)系。電路之間的對(duì)應(yīng)關(guān)系。5.3 移位寄存器的Verilog表述與設(shè)計(jì)5.3移位寄存器的Verilog表述與設(shè)計(jì)5.3.1 5.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì)含同步預(yù)置功能的移位寄存器設(shè)計(jì) 典型應(yīng)用：典型應(yīng)用：JTAG5.3移位寄存器的Verilog表述與設(shè)計(jì)5.3.2 5.3.2 使用移位操作符設(shè)計(jì)移位寄存器使用移位操作符設(shè)計(jì)移位寄存器 ？這兩個(gè)賦？這兩個(gè)賦值矛盾嗎？值矛盾嗎？5.4 可預(yù)置型計(jì)數(shù)器設(shè)計(jì)5.4可預(yù)置型計(jì)數(shù)器設(shè)計(jì)5.4.1 5.4.1 同步加載計(jì)數(shù)器同步加載計(jì)數(shù)器 4 4位計(jì)數(shù)器，同步加載，預(yù)置數(shù)為位計(jì)數(shù)器，同步加載，預(yù)置數(shù)為9 9時(shí)，分頻比為時(shí)，分頻比為7 7。 5.4可預(yù)置型計(jì)數(shù)器設(shè)計(jì)5.4.1 5.4.1 同步加載計(jì)數(shù)器同步加載計(jì)數(shù)器 5.4可預(yù)置型計(jì)數(shù)器設(shè)計(jì)5.4.2 5.4.2 異步加載計(jì)數(shù)器異步加載計(jì)數(shù)器 4 4位計(jì)數(shù)器，異步加