3組合邏輯電路的分析和設計ppt課件

1、數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3 組合邏輯電路的分析和設計組合邏輯電路的分析和設計3.1 組合邏輯電路組合邏輯電路3.2 門級組合邏輯電路的分析與設計門級組合邏輯電路的分析與設計3.4 編碼器與譯碼器編碼器與譯碼器3.5 多路選擇器和多路分配器多路選擇器和多路分配器3.6 加法器和比較器加法器和比較器3.3 中規(guī)模邏輯器件簡介中規(guī)模邏輯器件簡介 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3.9 組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險3.7 基于基于MSI邏輯電路的分析邏輯電路的分析3.8 基于基于MSI邏輯電路的設計邏輯電路的設計3.10

2、*用用VHDL描畫和設計組合邏輯電路描畫和設計組合邏輯電路 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3.1 組合邏輯電路組合邏輯電路 數字電路可分為組合邏輯電路和時序邏輯電路數字電路可分為組合邏輯電路和時序邏輯電路兩大部分。兩大部分。 1. 什么是組合邏輯電路什么是組合邏輯電路 在任何時辰，邏輯電路的輸出形狀只取決于電在任何時辰，邏輯電路的輸出形狀只取決于電路各輸入形狀的組合，而與電路原來的形狀無關。路各輸入形狀的組合，而與電路原來的形狀無關。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回a. 電路中就不包含記憶性元器件電路中就不包含記憶性元器件.2. 組合邏輯電路的

3、主要特點組合邏輯電路的主要特點b. 而且輸出與輸入之間沒有反響連線而且輸出與輸入之間沒有反響連線.c. 門電路是組合電路的根本單元門電路是組合電路的根本單元. d. 輸出與電路原來形狀無關。輸出與電路原來形狀無關。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3. 組合邏輯電路的方框圖組合邏輯電路的方框圖A1、A2、An 輸入邏輯變輸入邏輯變量量L1、L2、Lm輸出邏輯變量輸出邏輯變量圖中：圖中：數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回Li = fi (A1、A2、An) i = (1、2、m)輸出與輸入之間的邏輯關系：輸出與輸入之間的邏輯關系： 組合邏輯電路可以有多

4、個輸入端和多個輸出端。組合邏輯電路可以有多個輸入端和多個輸出端。 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回4. 組合邏輯電路中的兩類問題組合邏輯電路中的兩類問題(1) 組合邏輯電路的分析組合邏輯電路的分析根據知的邏輯電路圖分析電路的邏輯功能。根據知的邏輯電路圖分析電路的邏輯功能。(2) 組合邏輯電路的設計組合邏輯電路的設計 根據邏輯問題，得出滿足要求的邏輯電路圖根據邏輯問題，得出滿足要求的邏輯電路圖或或VHDLVHDL言語程序等設計結果。言語程序等設計結果。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3.2 門級組合邏輯電路的分析與設計門級組合邏輯電路的分析與設計3

5、.2.1 分析方法分析方法門級組合邏輯電路的根本單元是各種根本門電路。門級組合邏輯電路的根本單元是各種根本門電路。組合邏輯電路分析流程圖組合邏輯電路分析流程圖邏輯電路圖邏輯電路圖邏輯真值表邏輯真值表化簡或變換化簡或變換邏輯表達式邏輯表達式邏輯邏輯功能功能闡明闡明數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回分析過程普通步驟：分析過程普通步驟：a. 根據給定的邏輯電路，從輸入端開場，逐級推導根據給定的邏輯電路，從輸入端開場，逐級推導出輸出端的邏輯函數表達式。出輸出端的邏輯函數表達式。b. 根據輸出函數表達式列出真值表。根據輸出函數表達式列出真值表。c. 用文字概括出電路的邏輯功能。用文

6、字概括出電路的邏輯功能。d. 對原電路進展改良設計，對原電路進展改良設計， 尋覓最正確方案尋覓最正確方案(這一步這一步不一定都要進展不一定都要進展)。 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回例例1 分析圖示電路的邏輯功能。分析圖示電路的邏輯功能。ABCL&L1L2L374LS0074LS10CBL 1BAL 2ACL 3ACBACBLLLL 321解解 (1) 寫出邏輯表達式寫出邏輯表達式數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回ACBACBL )()()(CAABBC )()()(CAABBC ACBACB ABCL&L1L2L374LS007

7、4LS10(2) 變換邏輯函數變換邏輯函數數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 輸入輸入 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1輸出輸出 L00010111(3) 根據函數表達式列真值表根據函數表達式列真值表ACBACBL (4) 分析邏輯功能分析邏輯功能 輸入變量輸入變量A A、B B和和C C中有兩中有兩個以上取值為個以上取值為1 1時，輸出函數時，輸出函數L=1L=1；否那么；否那么L= 0L= 0。三變量的多數表決器。三變量的多數表決器。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回例例2 試

8、分析以下圖所示邏輯電路的功能。試分析以下圖所示邏輯電路的功能。解解 (1) 由圖寫由圖寫 表達式表達式 01012123233BBGBB GBBGBG數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回(2) 列出真值表列出真值表B3B2B1B0 G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1

9、0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0(3) 分析功能分析功能本電路是自然二進制碼至本電路是自然二進制碼至格雷碼的轉換電路。格雷碼的轉換電路。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 例例3 3 分析圖示組合電路的邏輯功能。分析圖示組合電路的邏輯功能。1 AB1F2F&數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回解解 (1) 列出該電路的輸出邏輯表達式列出該電路的輸出邏輯表達式BABAF1 BABAF2 1 AB1F2F

10、&(2) 列真值表列真值表 輸輸 入入 A B 0 0 0 1 1 0 1 1輸輸 出出 F1 F2 0 0 0 1 1 0 0 0數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回BABAF1 BABAF2 輸輸 入入 A B 0 0 0 1 1 0 1 1輸輸 出出 F1 F2 0 0 0 1 1 0 0 0a. 由表達式由表達式當當A=1與與B=0時，時，F(xiàn)1=1。當當A=0與與B=1時，時，F(xiàn)2=1。(3) 分析邏輯功能分析邏輯功能可知：可知：數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 b. 綜合思索綜合思索F1和和F2的值，的值，可推得電路的邏輯功能：可推

11、得電路的邏輯功能：當當ABAB時，時， F1F2=10 F1F2=10；當當ABAB, AB, FABF ABYA=BYAB其中，其中，A3 A 0、B3 B 0是相比是相比較的兩組較的兩組4位二進制數的輸入端，位二進制數的輸入端，YAB是比較結是比較結果輸出端。果輸出端。(1) 功能框圖功能框圖數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回A0A1A2A3B0B1B2B3YABYA=BYAB3，那么，那么AB，F(xiàn)AB=1;假設假設A3B3， 那么那么AB, FAB2,那么那么FAB=1；假設；假設A2B2，那么，那么FABYA=BYABYA=BYABB0B1B2B3CC14585I

12、A=B IAB YA=B YAB12 3 13IAB是級聯(lián)輸入是級聯(lián)輸入端端A3 A 0、B3 B 0是輸入端是輸入端YAB是輸是輸出端出端數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回(2) CC14585的功能表的功能表 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回BABABAIYYY BA(3) 比較器輸出邏輯表達式比較器輸出邏輯表達式A B3333223322113322110033221100A BYA BAB A BAB AB A BAB AB AB A BAB AB AB AB I A B33221100A BYAB AB AB AB I 比較器內部電路決議

13、的優(yōu)先級：比較器內部電路決議的優(yōu)先級：IAB最低。最低。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回假設只比較兩個假設只比較兩個4位二進制數，可令擴展端位二進制數，可令擴展端IAB=1。 A3A2A1A0 B3B2B1B0IABIA=B IABYA=BYABIA=B IABYA=BYABIA=B IABYA=BYABYA=BYAB1電路的銜接方式稱為級聯(lián)方式，顯然級數越多，比較速度越慢。電路的銜接方式稱為級聯(lián)方式，顯然級數越多，比較速度越慢。 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回b. 也可將也可將8對輸入端中恣意兩對對輸入端中恣意兩對Ai、Bi和和Aj、Bj閑置

14、不用。閑置不用。 假設比較兩個假設比較兩個6位數的大?。何粩档拇笮。篴. 可將可將A7、A6、B7、B6全接高電平或低電平全接高電平或低電平數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3.7 基于基于MSI組合邏輯電路的分析組合邏輯電路的分析 基于基于MSI邏輯電路的分析是指以中規(guī)模集成邏輯電路的分析是指以中規(guī)模集成器間為中心的邏輯電路的分析。器間為中心的邏輯電路的分析。 由于由于MSI器件的多樣性和復雜性，前面引見器件的多樣性和復雜性，前面引見的門級電路的分析方法顯然已無能為力。的門級電路的分析方法顯然已無能為力。 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3.7.

15、1 分析步驟分析步驟邏輯電路圖邏輯電路圖劃分功能塊劃分功能塊分析各塊功能分析各塊功能分析整體功能分析整體功能分析流程圖分析流程圖留意：留意： 即使電路只需一個功即使電路只需一個功能塊，整體電路的邏輯能塊，整體電路的邏輯功能也不一定是這個功功能也不一定是這個功能塊原來的邏輯功能。能塊原來的邏輯功能。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3.7.2 分析舉例分析舉例例例1 如圖是由雙如圖是由雙4選選1MUX74LS與假設干門組成的電路，試與假設干門組成的電路，試分析輸出分析輸出Z與輸入與輸入X3、X2、X1和和X0之間的邏輯關系。之間的邏輯關系。74LS1531D11D01D21

16、D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回74LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402解解 (1)劃分功能塊劃分功能塊 此題只劃分一個功能塊。此題只劃分一個功能塊。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回74LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402(2) 分析功能塊分析功能塊 留意：留意：

17、74LS153是一個雙是一個雙4選選1的的MUX，片子未被選中時，片子未被選中時輸出邏輯電平是輸出邏輯電平是0，而非高阻態(tài)。，而非高阻態(tài)。 2個個4選選1的的MUX組成一個組成一個 8選選1MUX。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回X3=00074LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X37404 1ZX2107402a. 當當X3=0時時1Z=1數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回X3=1074LS1531D11D01D21D31ST2D12D02D22D32STA0A11Y2YX1X01X3

18、7404 1ZX2107402YZ X1 X0 0 0 0 1 1 0 1 1 YX2X211功能表功能表b. 當當X3=1時時數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回D1D0D2D3D5D4D6D7A0A1YX1X0ZX2X3A210a. 畫出電路的功能框圖畫出電路的功能框圖(3) 分析整體電路邏輯功能分析整體電路邏輯功能數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回D1D0D2D3D5D4D6D7A0A1YX1X0ZX2X3A210電路實現(xiàn)了檢測電路實現(xiàn)了檢測8421BCD碼的邏輯功能。碼的邏輯功能。b. 寫出電路的功能表寫出電路的功能表 1 1 0 0 0 0

19、0 0 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 X3 X2 X1 X0Z1 0功能表功能表數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 例例2 2 圖示電路由一片圖示電路由一片4 4位二進制超前進位全加器位二進制超前進位全加器74LS28374LS283、比、比較器可選較器可選CC14585CC14585與七段顯示譯碼電路與七段顯示譯碼電路74LS4774LS47及顯示塊及顯示塊LEDLED組成的電路，試分析該電路的邏輯功能。組成的電路，試分析該電路的邏輯功能。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回

20、返回 解解 (1) (1) 劃分功能劃分功能塊塊將電路分為三個功能塊：將電路分為三個功能塊：a. 加法運算電路及加法運算電路及比較器；比較器；b. 譯碼電路；譯碼電路；c. 顯示電路。顯示電路。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回(2) 分析各功能塊的邏輯功能分析各功能塊的邏輯功能a. 74283是是4位二進制加位二進制加法器，輸出法器，輸出 F4F1是是A3 A0與與B3 B0的和。的和。當當F4F3F2F11010F4F3F2F11010時，比較電路輸出時，比較電路輸出YAB=1YA1001A3A2A1A01001時，時，L1=1L1=1；當當A3A2A1A00100A

21、3A2A1A00100時，四舍五入輸出時，四舍五入輸出L2=0L2=0；當當A3A2A1A00100A3A2A1A00100時，時，L2=1L2=1。設輸入為設輸入為A3A2A1A0A3A2A1A0，BCDBCD碼檢測輸出碼檢測輸出L1L1，四舍五入輸出，四舍五入輸出L2L2。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 檢測檢測BCDBCD碼，輸出是碼，輸出是L1L1；故將邏輯問題劃分為二個功能塊電路：故將邏輯問題劃分為二個功能塊電路： 四舍五入，輸出是四舍五入，輸出是L2L2。功能框圖功能框圖數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回(2) 設計功能塊內部電路設計

22、功能塊內部電路 a. 分析設計要求可知，此標題二個功能塊電路都是要比較分析設計要求可知，此標題二個功能塊電路都是要比較兩個兩個4位二值數碼的大小，故可以選用中規(guī)模位二值數碼的大小，故可以選用中規(guī)模4位數值比較器位數值比較器MC14585B。 將比較器將比較器的輸出端的輸出端YAB作為作為BCD碼檢測輸出端碼檢測輸出端L1；比較；比較器器的輸出端的輸出端YAB作為四舍五入輸出端作為四舍五入輸出端L2。 將將A3A2A1A0接入兩片接入兩片MC14585B的輸入端的輸入端A3A2A1A0，另一組輸入端另一組輸入端B3B2B1B0分別接分別接1001和和0100；數字電子技術基礎數字電子技術基礎上頁

23、上頁下頁下頁返回返回(3) 邏輯電路圖邏輯電路圖數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回b. 用中規(guī)模加法器實現(xiàn)用中規(guī)模加法器實現(xiàn)四舍五入電路四舍五入電路 c. c. 試用試用MUXMUX實現(xiàn)此題比較電路的邏輯功能。實現(xiàn)此題比較電路的邏輯功能。BCD碼檢測電路碼檢測電路 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回例例3 試用試用4位全加器和必要的門電路設計一個位全加器和必要的門電路設計一個4位二進制加減法位二進制加減法A3A2A1A0-B3B2B1B0或或A3A2A1A0-B3B2B1B0邏輯電路。邏輯電路。解解 二進制減法可轉換為求補相加實現(xiàn)。二進制減法可轉換為

24、求補相加實現(xiàn)。 本例可劃分為兩個功能塊，其中一塊是求本例可劃分為兩個功能塊，其中一塊是求Y的補碼，另一的補碼，另一塊進展加法運算。塊進展加法運算。 設計功能塊電路設計功能塊電路 劃分功能框圖劃分功能框圖Y的補碼是其反碼加的補碼是其反碼加1，Y的反碼可以用異或門實現(xiàn)的反碼可以用異或門實現(xiàn) 得到反碼后利用得到反碼后利用4位二進制加法器實現(xiàn)位二進制加法器實現(xiàn)X+ Y的反碼，并使最的反碼，并使最低位進位位為低位進位位為1。 AA 1數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 畫出電路圖畫出電路圖 A BCOCISA BCOCISA BCOCISA BCOCISS0A0B0S1A1B1S2

25、A2B2S3A3B3C3=1=1=1=1C1當控制信號當控制信號C1時，電路是一個減法器，而當時，電路是一個減法器，而當C0時，它又變成時，它又變成一個加法器。一個加法器。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回當當C1時，異或門的輸出時，異或門的輸出F3F2F1F0即為輸入數據即為輸入數據B3B2B1B0的反碼，經過的反碼，經過4個全加器將個全加器將A3A2A1A0與與F3F2F1F0相加，最低位全加器的低位進位接相加，最低位全加器的低位進位接1。電路。電路相加的結果相加的結果S3S2S1S0即為即為A3A2A1A0-B3B2B1B0的差的差值。值。 驗證設計驗證設計數字電子

26、技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回例例4 A3A2A1A0、B3B2B1B0、C3C2C1C0和和E3E2E1E0是待傳送的是待傳送的4路數據，每路數據有路數據，每路數據有4位。試位。試設計利用設計利用D3D2D1D0數據總線分時傳送各路數據的邏數據總線分時傳送各路數據的邏輯電路。輯電路。 解解 (1) (1) 劃分功能框圖劃分功能框圖 根據題意，要求利用數據總線分時傳送根據題意，要求利用數據總線分時傳送4 4路數據，路數據，因此可以經過四組三態(tài)門因此可以經過四組三態(tài)門A A、B B、C C、E E將各路數據線接將各路數據線接到數據總線上，再利用一個到數據總線上，再利用一個2 2

27、4 4線譯碼器的譯碼輸出，線譯碼器的譯碼輸出，分別控制四組三態(tài)門的選通訊號，即可到達分時傳送分別控制四組三態(tài)門的選通訊號，即可到達分時傳送的要求。的要求。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回功能塊電路框圖功能塊電路框圖數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回(2) 設計功能塊內部電路設計功能塊內部電路 由于各組三態(tài)門功能塊內部需求由于各組三態(tài)門功能塊內部需求4路三態(tài)門對應路三態(tài)門對應4位數據，位數據，因此三態(tài)門可選用因此三態(tài)門可選用74LS125(4三態(tài)門芯片三態(tài)門芯片)，譯碼電路選擇雙，譯碼電路選擇雙24線譯碼器線譯碼器74LS。數字電子技術基礎數字電子技

28、術基礎上頁上頁下頁下頁返回返回 A3 B3 C3 E3 0 00 1 1 01 1 X1 X0D3 D2 D1 D0 A2 B2 C2 E2 A1 B1 C1 E1 A0 B0 C0 E0電路的功能表電路的功能表數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回(3) 畫電路圖畫電路圖數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回(4) 驗證設計驗證設計74LS125的邏輯功能：的邏輯功能：輸出輸出Y Y為高阻形狀；為高阻形狀；1EN 使能端使能端 , ,輸出等于輸入，輸出等于輸入，Y=AY=A；0EN 使能端使能端 , ,數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返

29、回 由于由于 、 、 、 ，當當 ，X1X0X1X0由由00 00 1111變化時，分別選通變化時，分別選通 、 、 和和 對應的三態(tài)門。對應的三態(tài)門。0AENY 1BENY 2CENY AEN01ST 3EENY BENCENEEN數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 當當 時，時，74LS125-A74LS125-A導通，將數據導通，將數據A3A2A1A0A3A2A1A0送到數送到數據總線據總線D3D2D1D0D3D2D1D0上。同樣，上。同樣， 、 和和 分別為低電分別為低電平常，可將相應的一組數據送到數據總線上，實現(xiàn)分時傳送數平常，可將相應的一組數據送到數據總線上，

30、實現(xiàn)分時傳送數據的功能。據的功能。0ENA BENCENEEN數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回3.9 組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險 前面討論組合邏輯電路的任務時，都是在輸前面討論組合邏輯電路的任務時，都是在輸入輸出處于穩(wěn)定的形狀下進展的。入輸出處于穩(wěn)定的形狀下進展的。 實踐上，由于電路的延遲，使邏輯電路在實踐上，由于電路的延遲，使邏輯電路在信號變化的瞬間能夠出現(xiàn)錯誤的邏輯輸出，從信號變化的瞬間能夠出現(xiàn)錯誤的邏輯輸出，從而引起邏輯混亂。而引起邏輯混亂。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 由于競爭而使電路輸出產生尖峰脈沖的景象叫

31、做冒險由于競爭而使電路輸出產生尖峰脈沖的景象叫做冒險景象，簡稱險象。景象，簡稱險象。 在組合電路中，某一輸入變量經不同途徑傳輸后，到達在組合電路中，某一輸入變量經不同途徑傳輸后，到達電路中某一會合點的時間有先有后，這種景象稱為競爭。電路中某一會合點的時間有先有后，這種景象稱為競爭。3.9.1 競爭冒險景象及緣由競爭冒險景象及緣由(1) 競爭與冒險景象闡明競爭與冒險景象闡明數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回對于圖示電路對于圖示電路b. 假設思索門的延遲，但忽略信號的前后沿。假設思索門的延遲，但忽略信號的前后沿。其輸出函數為其輸出函數為a. 在理想情況，即不思索門的信在理想情

32、況，即不思索門的信號延遲和信號的上下沿。號延遲和信號的上下沿。 當當B=C=1時，時， 應有應有F=A+A=1，即不論，即不論A如何變化，如何變化，輸出輸出F恒為高。恒為高。F=AB+AC數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回假定各門的延遲時間均為假定各門的延遲時間均為tpd輸入輸出信號波形輸入輸出信號波形 在輸出端產生了一種寬在輸出端產生了一種寬度很窄的脈沖，度很窄的脈沖， 人們籠統(tǒng)地人們籠統(tǒng)地稱其為毛刺。稱其為毛刺。 這種輸出是由競爭所呵這種輸出是由競爭所呵斥的錯誤輸出。斥的錯誤輸出。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回門的延遲時間門的延遲時間tpd越

33、大，那么輸出出現(xiàn)的脈沖越寬。越大，那么輸出出現(xiàn)的脈沖越寬。 輸出出現(xiàn)的這種脈沖不是邏輯表達式所預期的，但在輸出出現(xiàn)的這種脈沖不是邏輯表達式所預期的，但在實踐電路中是能夠存在的。實踐電路中是能夠存在的。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 競爭是經常發(fā)生的，但不一定都會產生毛刺。所以競爭不競爭是經常發(fā)生的，但不一定都會產生毛刺。所以競爭不一定呵斥危害。但一旦出現(xiàn)了毛刺，假設下級負載一定呵斥危害。但一旦出現(xiàn)了毛刺，假設下級負載(特別是時序特別是時序電路電路)對毛刺敏感，那么毛刺將使負載電路發(fā)生誤動作。對毛刺敏感，那么毛刺將使負載電路發(fā)生誤動作。 (2) 冒險景象的類型冒險景象的

34、類型冒險景象分為靜態(tài)險象和動態(tài)險象兩種類型。冒險景象分為靜態(tài)險象和動態(tài)險象兩種類型。 在輸入信號變化，按邏輯表達式輸出不應有變化的情況下，在輸入信號變化，按邏輯表達式輸出不應有變化的情況下，實踐上會在輸出端產生一個實踐上會在輸出端產生一個“1或或“0的窄脈沖，稱之為靜態(tài)險的窄脈沖，稱之為靜態(tài)險象。象。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回 靜態(tài)險象按其穩(wěn)態(tài)輸出是靜態(tài)險象按其穩(wěn)態(tài)輸出是1還是還是0的不同，又可分靜的不同，又可分靜態(tài)態(tài)1及及0險象。險象。a) 靜態(tài)靜態(tài)1險象險象 在輸入信號變化前后，穩(wěn)態(tài)的輸出均為在輸入信號變化前后，穩(wěn)態(tài)的輸出均為1，且在，且在1的輸的輸出上出現(xiàn)一

35、個負向窄脈沖出上出現(xiàn)一個負向窄脈沖(即輸出為即輸出為101)。這種險象稱。這種險象稱為靜態(tài)為靜態(tài)1險象。險象。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回1險象險象(輸出負脈沖輸出負脈沖) (B=C=1時時數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回b) 靜態(tài)靜態(tài)0險象險象 在輸入信號變化前后，穩(wěn)態(tài)的輸出均為在輸入信號變化前后，穩(wěn)態(tài)的輸出均為0，且在，且在0的輸的輸出上出現(xiàn)一個正向窄脈沖出上出現(xiàn)一個正向窄脈沖(即輸出為即輸出為010)。這種險象稱。這種險象稱為靜態(tài)為靜態(tài)0險象。險象。0險象險象(輸出正脈沖輸出正脈沖) (B=C=0時時數字電子技術基礎數字電子技術基礎上頁

36、上頁下頁下頁返回返回3.9.2 險象的識別和消除方法險象的識別和消除方法1. 險象的識別險象的識別(1) 代數法代數法 首先，找出具有競爭才干的變量；首先，找出具有競爭才干的變量；XXF XXF 靜態(tài)靜態(tài)1險象險象(如如X從從1 0)靜態(tài)靜態(tài)0險象險象(如如X從從0 1) 然后逐次改動其它變量，假設得到的表達式，為以下然后逐次改動其它變量，假設得到的表達式，為以下方式之一，那么有險象存在。方式之一，那么有險象存在。數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回解解 由函數可看出變量由函數可看出變量A和和C具有競爭才干，且有具有競爭才干，且有 _CABAACF 例例1 判別判別 能否存

37、在冒險景象。能否存在冒險景象。AFBC 00AFBC 01AFBC 10AAFBC 11CFAB 00101 FABCFAB 10CFAB 11由上可看出，當由上可看出，當B=C=1時將產生時將產生1險象。險象。 數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回例例2 判別判別 的冒險情況。的冒險情況。A變量變量 C變量變量 由上可看出，當由上可看出，當B=C=0和和A=B=0 時將產生時將產生 0險象。險象。 解解 變量變量A、C具有競爭才干，冒險判別如下：具有競爭才干，冒險判別如下： )()(CABACAF AAFBC 00001 FBCAFBC 10111 FBCCCFAB 00CFAB 01010 FAB111 FAB數字電子技術基礎數字電子技術基礎上頁上頁下頁下頁返回返回2 卡諾圖法卡諾圖法 假設兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，假設兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，那么能夠發(fā)生冒險景象。那么能夠發(fā)生冒險景象。判別