數(shù)字電路第5章組合邏輯電路 (1).

1、1第第5 5章章 組合邏輯電路組合邏輯電路 5.1 組合邏輯電路的分析和設(shè)計組合邏輯電路的分析和設(shè)計P945.2編碼器和譯碼器編碼器和譯碼器5.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器器數(shù)據(jù)選擇器和數(shù)據(jù)分配器器5.4全加器和數(shù)值比較器全加器和數(shù)值比較器.5組合邏輯電路中的競爭冒險現(xiàn)象組合邏輯電路中的競爭冒險現(xiàn)象 概述概述 數(shù)字電路按其完成邏輯功能的不同特點，可數(shù)字電路按其完成邏輯功能的不同特點，可劃分為劃分為組合邏輯電路組合邏輯電路和和時序邏輯電路時序邏輯電路兩大類。兩大類。an組合邏輯電路組合邏輯電路a1y1ym),(),(),(nmmnnaaafyaaafyaaafy2121222111 向量函數(shù)形式：向

2、量函數(shù)形式： Y=F(A)Y=F(A)與過去的輸入狀態(tài)無關(guān)與過去的輸入狀態(tài)無關(guān)單純由邏輯門組成單純由邏輯門組成 所謂邏輯電路的分析，就是找出給定邏輯電所謂邏輯電路的分析，就是找出給定邏輯電路路輸出和輸入之間的邏輯關(guān)系輸出和輸入之間的邏輯關(guān)系，并確定電路的邏，并確定電路的邏輯功能。分析過程一般按下列步驟進行：輯功能。分析過程一般按下列步驟進行： 5.1 5.1 組合邏輯電路的分析方法組合邏輯電路的分析方法一、組合邏輯電路的分析方法一、組合邏輯電路的分析方法邏輯圖邏輯表達式邏輯圖邏輯表達式 最簡表達式真值表最簡表達式真值表 確定功能確定功能 根據(jù)給定的邏輯電路圖，從輸入端開始，逐根據(jù)給定的邏輯電路

3、圖，從輸入端開始，逐級推導出輸出端的級推導出輸出端的邏輯函數(shù)表達式邏輯函數(shù)表達式。 根據(jù)輸出函數(shù)表達式列出根據(jù)輸出函數(shù)表達式列出真值表真值表。 用文字概括出電路的用文字概括出電路的邏輯功能邏輯功能。解解 :（1） 逐級寫邏輯表達式：逐級寫邏輯表達式： CBAABP)(2BABABAABCBA)(【例【例1】 分析圖所示電路的邏輯功能。分析圖所示電路的邏輯功能。 AB1CP1P21&CBAP1（2） 化簡化簡P2: BCACBAABCBAABCBAABP)()(20 01 10000010111111010 A ABCBC1 11 11 11 1CBACBACBAABCCBACBACBAABCB

4、ABACBABACBAP)()()(1BCACAB（3） 真值表真值表CBACBACBAABCCBAP1BCACABCBAABP)(2(4) 4) 邏輯功能分析。由邏輯功能分析。由P P1 1、P P2 2的邏輯表達式或真的邏輯表達式或真值表，可知電路的邏輯功能為：值表，可知電路的邏輯功能為：P P1 1 : :為為A A、B B、C C的異或邏輯函數(shù)；的異或邏輯函數(shù)；P P2 2 :A :A、B B、 C C三變量中，只要有任意兩變量同時三變量中，只要有任意兩變量同時為為1 1，P P2 2即等于即等于1 1。從上例可知，當化簡后的邏輯表達式很簡單，從上例可知，當化簡后的邏輯表達式很簡單，可

5、可以直接分析出電路的邏輯功能時，以直接分析出電路的邏輯功能時， 可以被省可以被省略真值表，略真值表，P2是全加器進是全加器進位位P1是全加器和是全加器和全加器在全加器在P103例例2 分析圖所示電路的邏輯功能。分析圖所示電路的邏輯功能。 ABA AABABBABABABB BABABA AABABBABABABABAS)()(ABABB BABABA AABABB BABABA AABABC=AB解解 （1） 逐級寫邏輯表達式：逐級寫邏輯表達式：(2) 真值表真值表BABABABAS)(B BABABA AABABC=AB輸入輸入A B輸出輸出S C0 00 11 01 10 01 01 00

6、 1（3）功能分析）功能分析A為加數(shù)，為加數(shù)，B為被加數(shù)為被加數(shù)S為和，為和，C為進位為進位電路為一位半加器電路為一位半加器半加器符號半加器符號一、組合邏輯電路的設(shè)計的含義及步驟一、組合邏輯電路的設(shè)計的含義及步驟5.2 5.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法 工程上的最佳設(shè)計，通常需要用多個指標去工程上的最佳設(shè)計，通常需要用多個指標去衡量，主要以下幾個方面：衡量，主要以下幾個方面： 所用的邏輯器件所用的邏輯器件數(shù)目最少數(shù)目最少、種類最少種類最少，且器件，且器件之間的之間的連線最少連線最少。這樣的電路稱。這樣的電路稱“最小化最小化”電路電路。 滿足速度要求，應使?jié)M足速度要求，應使級

7、數(shù)最少級數(shù)最少，以減少門電路，以減少門電路的延遲。的延遲。 功耗小，工作穩(wěn)定可靠。功耗小，工作穩(wěn)定可靠。 所謂組合邏輯電路設(shè)計，根據(jù)給出的實際所謂組合邏輯電路設(shè)計，根據(jù)給出的實際邏輯問題，求出實現(xiàn)這其功能的邏輯問題，求出實現(xiàn)這其功能的最佳邏輯電路最佳邏輯電路。 仔細分析設(shè)計要求，作出輸入、輸出變量的邏輯仔細分析設(shè)計要求，作出輸入、輸出變量的邏輯規(guī)定，根據(jù)給出的條件，列出滿足邏輯要求的規(guī)定，根據(jù)給出的條件，列出滿足邏輯要求的真值表。真值表。 根據(jù)真值表，寫出相應的根據(jù)真值表，寫出相應的邏輯函數(shù)表達式邏輯函數(shù)表達式。 將邏輯函數(shù)表達式用公式或卡諾圖將邏輯函數(shù)表達式用公式或卡諾圖化簡化簡, 為最簡為

8、最簡與或表達式。與或表達式。 根據(jù)化簡的邏輯函數(shù)表達式畫出根據(jù)化簡的邏輯函數(shù)表達式畫出邏輯電路圖邏輯電路圖。 工藝設(shè)計。包括設(shè)計機箱、面板、電源、顯示電工藝設(shè)計。包括設(shè)計機箱、面板、電源、顯示電路、控制開關(guān)等等。最后還必須完成組裝、測試。路、控制開關(guān)等等。最后還必須完成組裝、測試。 組合邏輯電路的設(shè)計一般可按以下步驟進行：組合邏輯電路的設(shè)計一般可按以下步驟進行：邏輯邏輯圖圖實際邏實際邏輯問題輯問題真值真值表表邏輯表邏輯表達式達式最簡（或最最簡（或最合理）表達式合理）表達式：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有重比賽有3 3個裁判，一個主裁判和兩

9、個副裁判。只個裁判，一個主裁判和兩個副裁判。只有當兩個或兩個以上裁判判明成功，并且其中有有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明舉重成功。一個為主裁判時，表明舉重成功。解：解： 根據(jù)要求設(shè)定輸入、根據(jù)要求設(shè)定輸入、輸出量輸出量邏輯真值表邏輯真值表輸入變量：輸入變量：主裁判為主裁判為A A，副裁判為，副裁判為B B、C C。判明成功為判明成功為1 1，失敗為，失敗為0 0；輸出變量：輸出變量：舉重成功與否用變量舉重成功與否用變量Y Y表示，表示，成功為成功為1 1，失敗為，失敗為0 0；邏輯真值表邏輯真值表 邏輯表達式邏輯表達式ABCCABCBAY卡諾圖化簡卡諾圖化簡ABC

10、0100011110Y YACABACABACABY 1 11邏輯電路圖邏輯電路圖ABACY&ABCCABCBAY5.2 5.2 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法例：某工廠有三條生產(chǎn)線，耗電分別為例：某工廠有三條生產(chǎn)線，耗電分別為1 1號線號線10kW10kW，2 2號線號線20kW20kW，3 3號線號線30kW30kW，生產(chǎn)線由兩臺發(fā)電機提供，其中，生產(chǎn)線由兩臺發(fā)電機提供，其中1 1號機號機20kW20kW，2 2號機號機40kW40kW。試設(shè)計一個供電控制電路，根據(jù)生產(chǎn)。試設(shè)計一個供電控制電路，根據(jù)生產(chǎn)線的開工情況啟動發(fā)電機，使電力負荷達到最佳配置。線的開工情況啟動發(fā)電機，使

11、電力負荷達到最佳配置。 解：解：根據(jù)要求設(shè)定輸入、根據(jù)要求設(shè)定輸入、輸出量輸出量輸入變量：輸入變量：1 13 3號號生產(chǎn)線生產(chǎn)線以以A A、B B、C C表示表示 生產(chǎn)線開工為生產(chǎn)線開工為1 1，停工為，停工為0 0；輸出變量：輸出變量：1 12 2號號發(fā)電機發(fā)電機以以Y Y1 1、Y Y2 2表示，表示，發(fā)電機啟動為發(fā)電機啟動為1 1，關(guān)機為，關(guān)機為0 0； 真值表真值表A B CY1Y20 00 00 00 000 00 01 10 010 01 10 01 100 01 11 11 111 10 00 01 101 10 01 10 011 11 10 00 011 11 11 11 1

12、1輸入輸入輸出輸出邏輯函數(shù)式邏輯函數(shù)式ABCCBABCACBAY 1ABCCABCBABCACBAY 2卡諾圖化簡卡諾圖化簡 1 1 1 1ABC0100011110Y Y1 1 ABC0100011110Y Y2 2 1 1 1 1 1 ABCY 2CBABCBAY 1與或式：與或式：ABCY2CBABCBAY 1與非與非式：與非與非式：邏輯電路圖邏輯電路圖 1 1 1 A B C & 1 Y1 & & & 1 Y2 1 1 1 A B C & & Y1 & & & & Y2 ABCY2與非與非式與非與非式CBABCBAY 1ABCY2CBABCBAY 1與或式與或式：&主持人主持人ABC&

13、 圖圖A、B、C三個開關(guān)分別代表三人，當主持人宣布三個開關(guān)分別代表三人，當主持人宣布搶答開始搶答開始（接接5V），當），當A、B、C三人搶答時，開關(guān)三人搶答時，開關(guān)接接5V為搶答，開關(guān)接地為不搶答，搶答成功對應燈亮，為搶答，開關(guān)接地為不搶答，搶答成功對應燈亮，一人搶答成功其他人再搶答不起作用。一人搶答成功其他人再搶答不起作用。5.3 組合電路中的競爭冒險組合電路中的競爭冒險1、產(chǎn)生競爭冒險的原因、產(chǎn)生競爭冒險的原因在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱現(xiàn)不正常的干擾信號，使電路

14、產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。為競爭冒險。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號01AAY12AAY2、消除競爭冒險的方法、消除競爭冒險的方法BCBAYY1 ABC000111100000110111ABC12314&有圈相切，則有競爭冒險有圈相切，則有競爭冒險ACBCBAY增加冗余項，增加冗余項，消除競爭冒險消除競爭冒險Y1ABC125341&DCCBDBACDAY 1,0CDBYAA1,1, ACABABYDCDAB1,0ADCYBB1,1,BADDDY

15、CCADCCBDBACDA增加冗余項，增加冗余項，消除競爭冒險消除競爭冒險BAACDABDBCCCDBBCADDACD5.4中規(guī)模數(shù)字集成電路的特點vP1015.55.5加法器和數(shù)值比較器加法器和數(shù)值比較器半加器：半加器：不考慮低位進位不考慮低位進位將兩個一位二進制數(shù)將兩個一位二進制數(shù)A A和和B B相加。相加。1.1.一位加法器一位加法器半加器真值表半加器真值表 COSC0AB半加器邏輯半加器邏輯符號符號ABCO 向高位的進位向高位的進位BABABAS 和和半加器電路圖半加器電路圖&=1ABSC O&CIBA CIBACIBA CIABBACIBABA ABCICIBACIBACIBAS )

16、()()(）（CIBAAB BCIACIAB ABCICIBABCIACIABCO)( 2.2.全加器：全加器：需考慮低位進位需考慮低位進位將兩個一位二進制數(shù)將兩個一位二進制數(shù)A A和和B B相加。相加。全加器真值表全加器真值表全加和全加和向高位的進位向高位的進位COSCOABCICI全加器邏輯符號全加器邏輯符號全加器邏輯電路全加器邏輯電路CIBAAB BCIACIAB ABCICIBABCIACIABCO)( ABCIBAABCIBABABACICICIABABCICIBABCIACIABCO)()( )()( 圖圖P882.2.多位加法器：兩個多位二進制數(shù)相加。多位加法器：兩個多位二進制數(shù)

17、相加。串行進位加法器（串行進位加法器（模模仿手工計算方式）仿手工計算方式） 首先求最低位的和，并將進位向高位傳遞，由低首先求最低位的和，并將進位向高位傳遞，由低向高逐次求各位的全加和，并依次將進位向高位傳遞，向高逐次求各位的全加和，并依次將進位向高位傳遞，直至最高位。每一位的相加結(jié)果都必須等到低一位進直至最高位。每一位的相加結(jié)果都必須等到低一位進位產(chǎn)生以后才能建立，傳輸延遲時間長（最差需要經(jīng)位產(chǎn)生以后才能建立，傳輸延遲時間長（最差需要經(jīng)過過4個全加器的延遲時間）。個全加器的延遲時間）。4 4位串行進位加法器位串行進位加法器4位超前進位加法器位超前進位加法器74LS283的邏輯圖的邏輯圖 只需經(jīng)

18、過只需經(jīng)過三級門電三級門電路路的延遲時間，等價于的延遲時間，等價于1 1位全加器位全加器的時間延遲。的時間延遲。例：試用兩片例：試用兩片4 4位超前進位加法器位超前進位加法器74LS28374LS283構(gòu)成構(gòu)成一個一個8 8位加法器。位加法器。解：低位芯片的高位進位輸出端接高位芯片解：低位芯片的高位進位輸出端接高位芯片的低位進位輸入端。的低位進位輸入端。高位高位低位低位 用來將兩個用來將兩個同樣位數(shù)同樣位數(shù)的二進制數(shù)的二進制數(shù)A A、B B進行比較，進行比較，并能判別其大小關(guān)系的邏輯器件，叫做數(shù)值比較器。并能判別其大小關(guān)系的邏輯器件，叫做數(shù)值比較器。5.95.9數(shù)據(jù)比較器（數(shù)據(jù)比較器（Comp

19、aratorComparator） P125P1251.1.一位數(shù)值比較器一位數(shù)值比較器AB(A=1,B=0)AB(A=1,B=0)則則A=B(A=B=0,A=B=1A=B(A=B=0,A=B=1則則AB(A=0,B=1)AB A=B A B0 AB A1 B1 A B1 AB A2 B2 AB A2 B2 ABA0 = B0 A=BA0 B0 AB2.2.多位數(shù)值比較器多位數(shù)值比較器 比較兩個多位數(shù)比較兩個多位數(shù)A A和和B B，需，需從高向低逐位比較從高向低逐位比較。如兩個如兩個4 4位二進制數(shù)位二進制數(shù)A A3 3A A2 2A A1 1A A0 0和和B B3 3B B2 2B B1

20、1B B0 0進行比較進行比較：A3 B3 A B3 AB A3 = B3A2 = B2A1 = B1A=AA=A3 3A A2 2A A1 1A A0 0，B=BB=B3 3B B2 2B B1 1B B0 0：比較數(shù)值輸入端。：比較數(shù)值輸入端。AB A=B AB A=B ABB A A=B=B A ABB：擴展輸入端擴展輸入端，級聯(lián)時低位向，級聯(lián)時低位向高位的進位位。若高位的進位位。若A=BA=B時，要由這三位輸入來決定時，要由這三位輸入來決定比較結(jié)果。比較結(jié)果。集成集成4位值位值比較器比較器實驗書實驗書P98 16 15 14 13 12 11 10 9 74LS85 1 2 3 4 5

21、 7 8 VCC A3 B2 A2 A1 B1 A0 B0 B3 AB AB A=B AB AB AB AB AB3 A3B2 A2B1 A1B0 A0B A B A B 最最 高高 位位 A B A B A B A B A B A B 最最 低低 位位 A B A =B A =B 0 0 1 比比較較輸輸出出 串聯(lián)擴展串聯(lián)擴展實驗書實驗書P385.65.6譯碼器（譯碼器（DecoderDecoder） 譯碼是編碼的逆過程譯碼是編碼的逆過程，即將具有特定含，即將具有特定含義的一組代碼義的一組代碼“翻譯翻譯”出它的原意的過程叫出它的原意的過程叫譯碼。實現(xiàn)譯碼功能的邏輯電路稱為譯碼。實現(xiàn)譯碼功能的

22、邏輯電路稱為譯碼器譯碼器。數(shù)字電路中，常用的譯碼器有二進制譯碼器、數(shù)字電路中，常用的譯碼器有二進制譯碼器、二十進制譯碼器和顯示譯碼器。二十進制譯碼器和顯示譯碼器。一、譯碼器概念一、譯碼器概念1.1.二進制譯碼器二進制譯碼器 設(shè)二進制譯碼器的設(shè)二進制譯碼器的輸入端為輸入端為n n個，則個，則輸出端為輸出端為2 2n n個個，且對應于輸入代碼的每一，且對應于輸入代碼的每一種狀態(tài)，種狀態(tài)，2 2n n個個輸出中只有一個有效（為輸出中只有一個有效（為1 1或為或為0 0），其余全無效（為，其余全無效（為0 0或為或為1 1）。）。 2 線線4 線線譯譯碼碼器器 Y0 Y1 Y2 Y3 B A 2 2線

23、線4 4線線譯碼器：譯碼器：輸入輸入輸出輸出A BY0 Y1 Y2 Y30 01 0 0 00 10 1 0 01 00 0 1 01 10 0 0 12 2線線4 4線譯碼器真值表線譯碼器真值表00mBAY 33mABY 22mBAY 11mBAY 邏輯函數(shù)：邏輯函數(shù)：2線線4線譯碼器電路線譯碼器電路3 3線線8 8線譯碼器線譯碼器74LS13874LS138G1,G2A，G2B控制信控制信號，號，EN=1，譯碼，譯碼器處于工作狀態(tài)。器處于工作狀態(tài)。EN=0 ，譯碼器處，譯碼器處于禁止狀態(tài)。于禁止狀態(tài)?？刂齐娐罚嚎刂齐娐罚狠斎胼斎胄盘栃盘栞敵鲂盘栞敵鲂盘柨刂崎T控制門ENEN1 1時，輸出邏輯

24、表達式：時，輸出邏輯表達式：00120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAY每個輸出對應一個最小項每個輸出對應一個最小項iiiMmY 3 3線線8 8線譯碼器線譯碼器74LS13874LS138的功能表的功能表G1G2A+G2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y70 0 xxxx1 11 11 11 11 11 11 11 1x1 1xxx1 11 11 11 11 11 11 11 11 10 00 00 00 00 01 11 11 11 11 11 11 11 10 0

25、0 00 01 11 10 01 11 11 11 11 11 11 10 00 01 10 01 11 10 01 11 11 11 11 11 10 00 01 11 11 11 11 10 01 11 11 11 11 10 01 10 00 01 11 11 11 10 01 11 11 11 10 01 10 01 11 11 11 11 11 10 01 11 11 10 01 11 10 01 11 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 11 10 0輸出輸出輸入輸入例：試用兩片例：試用兩片3 3線線8 8線譯碼器線

26、譯碼器74LS13874LS138組成組成4 4線線1616線線譯碼器，將輸入的譯碼器，將輸入的4 4位二進制代碼位二進制代碼D D3 3D D2 2D D1 1D D0 0譯成譯成1616個獨個獨立的低電平信號立的低電平信號Z Z0 0Z Z1515。 Y0 Y1 Y2 Y7 G2 A Y3 74LS 138(1) Z5 Z0 Z6 Z1 Z7 Z3 Z2 Z4 Y4 Y5 Y6 G2 B G1 A0 A1 A2 Y0 Y1 Y2 Y7 G2 A Y3 74LS 138(2) Z1 3 Z8 Z1 4 Z9 Z1 5Z1 1 Z1 0 Z1 2 Y4 Y5 Y6 G2 B G1 A0 A1

27、A2 解：解：輸出信號輸出信號輸入信號輸入信號和級聯(lián)問題和級聯(lián)問題1 1 1片（片（2）工）工作譯碼作譯碼0 0 011 1 1片（片（1）工）工作譯碼作譯碼0 0 00Z8Z15Z0Z7D2 D1 D0D3 Y0 Y1 Y2 Y7 G2A Y3 74LS138(1) Z5 Z0 Z6 Z1 Z7 Z3 Z2 Z4 Y4 Y5 Y6 G2B G1 A0 A1 A2 Y0 Y1 Y2 Y7 G2A Y3 74LS138(2) Z13 Z8 Z14 Z9 Z15 Z11 Z10 Z12 Y4 Y5 Y6 G2B G1 A0 A1 A2 D0 D1 D2 D3 +5v 74LS13874LS138擴

28、展的擴展的4 4線線1616線譯碼器線譯碼器（1 1）實現(xiàn)邏輯函數(shù)）實現(xiàn)邏輯函數(shù)寫出函數(shù)的寫出函數(shù)的標準與或表達式（最小項之和）標準與或表達式（最小項之和），并變換為并變換為與非與非- -與非形式與非形式 ；畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。的接線圖。 n n線線22n n線譯碼器有線譯碼器有2 2n n個代碼組合，包含了個代碼組合，包含了n n變變量函數(shù)的全部最小項。當譯碼器的量函數(shù)的全部最小項。當譯碼器的使能端有效使能端有效時，時，每個輸出每個輸出（一般為低電平輸出）（一般為低電平輸出）對應相應的最小對應相應的最小項項, ,即即 。因此只

29、要將函數(shù)的輸入變。因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。量的門電路，便可以實現(xiàn)邏輯函數(shù)。 iiiMmY 一般步驟：一般步驟：3、74138譯器的應用譯器的應用例例1 1：試利用：試利用3 3線線8 8線譯碼器線譯碼器74LS13874LS138設(shè)計一個多設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：輸出的組合邏輯電路。輸出的邏輯函數(shù)式為： ABCBAZ 1CBACAZ 2BAZ 3解：解：最小項之和形式最小項之和形式7601mmmABCCABCBAZ 4312mmmCBABCACBAZ 54

30、323mmmmCBACBABCACBABABAZ 化為與非與非式化為與非與非式7607601mmmmmmZ 4314312mmmmmmZ 543254323mmmmmmmmZ 畫邏輯電路畫邏輯電路 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138 A2 A1 A0 S1 S2 S3 C B A 1 & & & Z2 Z3 Z1 例例2、用、用74138構(gòu)成全加器構(gòu)成全加器和和進位進位3.3.顯示譯碼器顯示譯碼器 驅(qū)動各種顯示器件，從而將用二進制代碼表示的驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號等翻譯成人們習慣的形式，并數(shù)字、文字、符號等翻譯成人們習慣的形式，并直

31、觀直觀地顯示出來的電路，稱為顯示譯碼器。地顯示出來的電路，稱為顯示譯碼器。顯示器件顯示器件(1)(1)發(fā)光二極管數(shù)碼管（發(fā)光二極管數(shù)碼管（LEDLED數(shù)碼管）數(shù)碼管）優(yōu)點：亮度高，響應時間短；優(yōu)點：亮度高，響應時間短；缺點：工作電流大。缺點：工作電流大。7642191058 3dabcefgh1 2 3 4 510 9 8 7 6共陰極共陰極LEDLED(2)(2)液晶顯示器（液晶顯示器（LCDLCD）：液晶是一種既具有液體的流液晶是一種既具有液體的流動性又具有晶體光學特性的有機化合物。外加電場能動性又具有晶體光學特性的有機化合物。外加電場能控制它的透明度和顯示的顏色，由此制成控制它的透明度和

32、顯示的顏色，由此制成LCDLCD。液晶顯示器兩個電極上加液晶顯示器兩個電極上加50HZ500HZ 的交變電壓。的交變電壓。玻璃蓋板 透明電極（正面電極） 反射電極（公共電極）液液晶晶加電場加電場未加電場未加電場符符號號暗灰色暗灰色優(yōu)點：功耗極低；缺點：亮度很低，響優(yōu)點：功耗極低；缺點：亮度很低，響應速度慢。應速度慢。透明色透明色BCDBCD七段顯示譯碼器七段顯示譯碼器在數(shù)字系統(tǒng)中常將測量和處理的結(jié)果直接顯示成在數(shù)字系統(tǒng)中常將測量和處理的結(jié)果直接顯示成十進制數(shù)字，因此將二進制十進制數(shù)字，因此將二進制 譯碼譯碼 驅(qū)動顯示器驅(qū)動顯示器CD4511芯片芯片 實驗書實驗書 P129LT試燈輸入端試燈輸入

33、端，低電平有效，低電平有效 （平常為（平常為1）BI為滅燈端，低電平有效為滅燈端，低電平有效 （平常為（平常為1）LE為鎖存控制端，為鎖存控制端， 高電平有效（平常為高電平有效（平常為0）輸輸 入入輸輸 出出LE BI LI D C B Aabcdefg顯示顯示XX0 X X XX11111118X01 X X XX0000000消隱消隱011 0 00011111100011 0 00101100001011 0 01011011012011 0 01111110013011 0 10001100114011 0 10110110115011 0 11000111116011 0 11111

34、100007輸輸 入入輸輸 出出LE BI LI D C B A a bc d efg 顯示顯示011 1 0 0 0 11111118011 1 0 0 1 11100119011 1 0 1 0 0000000 消隱消隱011 1 0 1 1 0000000 消隱消隱011 1 1 0 0 0000000 消隱消隱011 1 1 0 1 0000000 消隱消隱011 1 1 1 0 0000000 消隱消隱011 1 1 1 1 00000 0 消隱消隱111 X X X X鎖鎖 存存 鎖存鎖存一、編碼器的概念一、編碼器的概念 用文字、符號或數(shù)碼表示特定對象的過程用文字、符號或數(shù)碼表示特

35、定對象的過程稱為稱為編碼編碼。在數(shù)字電路中用二進制代碼表示有。在數(shù)字電路中用二進制代碼表示有關(guān)的信號稱為二進制編碼。實現(xiàn)編碼操作的電關(guān)的信號稱為二進制編碼。實現(xiàn)編碼操作的電路就是路就是編碼器編碼器。按照被編碼信號的不同特點和。按照被編碼信號的不同特點和要求，有普通編碼器、優(yōu)先編碼器、二要求，有普通編碼器、優(yōu)先編碼器、二十進十進制編碼器之分。制編碼器之分。編碼器是譯碼器相反功能。編碼器是譯碼器相反功能。5.7 編碼器編碼器輸入輸入：I I0 0I I7 7 8 8個高電平信號，個高電平信號，輸出輸出：3 3位二進制代碼位二進制代碼Y Y2 2Y Y1 1Y Y0 0。 故也稱為故也稱為8 8線線

36、3 3線編碼器。線編碼器。1.1.普通編碼器普通編碼器 用用n n位二進制代碼可對位二進制代碼可對NN2 2n n個輸入信號個輸入信號進行編碼，輸出相應的進行編碼，輸出相應的n n位二進制代碼。位二進制代碼。特點特點：輸入：輸入I I0 0I I7 7當中只允許一個輸入變量當中只允許一個輸入變量有效，即取值為有效，即取值為1 1（高電平有效）。（高電平有效）。三位二進制普通編碼器三位二進制普通編碼器線線編碼器線線編碼器I3I4I5I6I7I0I1I2Y0Y1Y23 3位二進制編碼器的真值表位二進制編碼器的真值表邏輯表達式：邏輯表達式：76542IIIIY76321IIIIY75310IIIIY

37、( (利用無關(guān)項化簡利用無關(guān)項化簡) ) 1 1 1Y2Y1Y0I1I2I3I4I5I6I776542IIIIY76321IIIIY75310IIIIY電路圖電路圖2.2.二進制優(yōu)先編碼器二進制優(yōu)先編碼器優(yōu)先權(quán)最高的一個優(yōu)先權(quán)最高的一個設(shè)設(shè)I I7 7的優(yōu)先級別最高，的優(yōu)先級別最高，I I6 6次之，依此類推，次之，依此類推，I I0 0最低。最低。3 3位二進制優(yōu)先編碼器的真值表位二進制優(yōu)先編碼器的真值表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIII

38、IIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達式：邏輯表達式： Y2 Y1 Y0 1 1 1 1 1 1 & 1 & I7 I6 I5 I4 I3 I2 I1 I0 如果要求輸出、輸入均為反變量，則只要在圖中的每一個如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。輸出端和輸入端都加上反相器就可以了。8線線-3線線優(yōu)優(yōu)先先編編碼碼器器 邏輯圖邏輯圖輸輸入入：邏輯：邏輯1(1(高電平）有效高電平）有效輸輸出出：原碼輸出：原碼輸出 把把I I0 0I I9 9的十個狀態(tài)分別編碼成十個的十個狀態(tài)分別編碼成十個BCDBCD碼。其中碼。

39、其中I I9 9的優(yōu)先權(quán)最高，的優(yōu)先權(quán)最高，I I0 0的優(yōu)先權(quán)最低。的優(yōu)先權(quán)最低。74LS14774LS147的功能表的功能表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效 輸輸出出：反碼反碼輸出輸出注意：注意：二十進制（二十進制（BCDBCD）優(yōu)先編碼器）優(yōu)先編碼器74LS14774LS147 I5 I4 I3 I2 I1 I0 I6 I7 Y0 Y1 Y2 Y3 74LS147 I8 I9 二十進制（二十進制（BCDBCD）優(yōu)先編碼器）優(yōu)先編碼器74LS14774LS1475.85.8數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱數(shù)據(jù)選擇器又稱多路選擇器多路選擇器(Multiplexer,

40、(Multiplexer, 簡稱簡稱MUX)MUX)。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開關(guān)。選擇一路輸出，其功能類似于一個單刀多擲開關(guān)。 一、一、數(shù)據(jù)選擇器的功能和電路分析數(shù)據(jù)選擇器的功能和電路分析1.功能功能數(shù)據(jù)選數(shù)據(jù)選擇器示擇器示意圖意圖8 8選選1 1數(shù)據(jù)選擇器的邏輯表達式：數(shù)據(jù)選擇器的邏輯表達式：)()()()()()()()(01270126012501240123012201210120AAADAAADAAADAAADAAADAAADAAADAAADY使能端使能端 S選擇輸入選擇輸入A2 A1

41、A0輸出輸出 Y Y 1X X X0 100 0000000 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1D0 D0D1 D1D2 D1D3 D3D4 D4D5 D5D6 D6D7 D774151功能真值表功能真值表74151邏輯圖邏輯圖P8311&1111Y輸出輸出Y使能使能SA0A1A2選擇輸入選擇輸入D0D1D2D3D4D5D6D7數(shù)據(jù)輸入數(shù)據(jù)輸入)()()()()()()()(01270126012501240123012201210120AAADAAADAAADAAADAAADAAADAAADAAADY 8 8選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS15174LS151輸出端