數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程(組合邏輯電路-講義).

1、概述概述第第 4 章組合邏輯電路章組合邏輯電路 組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)加法器和數(shù)值比較器加法器和數(shù)值比較器數(shù)據(jù)選擇器與數(shù)據(jù)分配器數(shù)據(jù)選擇器與數(shù)據(jù)分配器編碼器與譯碼器編碼器與譯碼器組合邏輯電路的分析和設(shè)計(jì)方法組合邏輯電路的分析和設(shè)計(jì)方法本章小結(jié)本章小結(jié)用中規(guī)模集成電路實(shí)現(xiàn)組合邏輯函數(shù)用中規(guī)模集成電路實(shí)現(xiàn)組合邏輯函數(shù)主要要求：主要要求： 掌握掌握組合邏輯電路和時(shí)序邏輯電路的概念組合邏輯電路和時(shí)序邏輯電路的概念。 理解組合邏輯電路的特點(diǎn)與描述方法。理解組合邏輯電路的特點(diǎn)與描述方法。 概述概述一、組合邏輯電路的概念一、組合邏輯電路的概念 指任何時(shí)刻的輸出僅取決于該時(shí)指任何

2、時(shí)刻的輸出僅取決于該時(shí)刻輸入信號(hào)的組合，而與電路原刻輸入信號(hào)的組合，而與電路原有的狀態(tài)無(wú)關(guān)的電路。有的狀態(tài)無(wú)關(guān)的電路。 數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為 組合邏輯電路組合邏輯電路 時(shí)序邏輯電路時(shí)序邏輯電路 指任何時(shí)刻的輸出不僅取決于該指任何時(shí)刻的輸出不僅取決于該時(shí)刻輸入信號(hào)的組合，而且與電時(shí)刻輸入信號(hào)的組合，而且與電路原有的狀態(tài)有關(guān)的電路。路原有的狀態(tài)有關(guān)的電路。 二、組合邏輯電路的特點(diǎn)與描述方法二、組合邏輯電路的特點(diǎn)與描述方法 組合邏輯電路的邏輯功能特點(diǎn)：組合邏輯電路的邏輯功能特點(diǎn)： 沒(méi)有存儲(chǔ)和記憶作用。沒(méi)有存儲(chǔ)和記憶作用。 組合電路的組成特點(diǎn)：組合電路的

3、組成特點(diǎn)： 由門(mén)電路構(gòu)成，不含記憶單元，只存在從輸入到輸由門(mén)電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒(méi)有反饋回路。出的通路，沒(méi)有反饋回路。 組合電路的描述方法主要有邏輯表達(dá)式、組合電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖、波形圖、邏輯圖等。真值表、卡諾圖、波形圖、邏輯圖等。 主要要求：主要要求：掌握組合邏輯電路掌握組合邏輯電路分析與設(shè)計(jì)的基本方法分析與設(shè)計(jì)的基本方法。掌握邏輯功能的掌握邏輯功能的邏輯表達(dá)式、真值表、卡諾邏輯表達(dá)式、真值表、卡諾圖和邏輯圖圖和邏輯圖表示法及其相互轉(zhuǎn)換。表示法及其相互轉(zhuǎn)換。4.1組合邏輯電路的組合邏輯電路的基本分析方法和設(shè)計(jì)方法基本分析方法和設(shè)計(jì)方法

4、 一、組合邏輯電路的基本分析方法一、組合邏輯電路的基本分析方法分析目的：分析目的： 確定輸入變量不同取值時(shí)功能是否滿(mǎn)足要求；確定輸入變量不同取值時(shí)功能是否滿(mǎn)足要求；得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，以便用 MSI、 LSI 實(shí)現(xiàn)；實(shí)現(xiàn)； 得到其功能的邏輯描述，以便對(duì)包括該電路的整個(gè)系得到其功能的邏輯描述，以便對(duì)包括該電路的整個(gè)系 統(tǒng)進(jìn)行分析。統(tǒng)進(jìn)行分析。變換電路的結(jié)構(gòu)形式變換電路的結(jié)構(gòu)形式( (如：如：與或與或 與非與非)； 所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。圖，求出電路的邏輯功能

5、。 分析方法分析方法 根據(jù)給定的邏輯圖寫(xiě)根據(jù)給定的邏輯圖寫(xiě)出輸出函數(shù)的邏輯表達(dá)式。出輸出函數(shù)的邏輯表達(dá)式。 化簡(jiǎn)邏輯表達(dá)式，求化簡(jiǎn)邏輯表達(dá)式，求出輸出函數(shù)的最簡(jiǎn)出輸出函數(shù)的最簡(jiǎn)與或與或表表達(dá)式。達(dá)式。 列出輸出函數(shù)的真值列出輸出函數(shù)的真值表。表。 描述電路的邏輯功能。描述電路的邏輯功能。給定組合邏輯電路給定組合邏輯電路寫(xiě)輸出邏輯表達(dá)式寫(xiě)輸出邏輯表達(dá)式化簡(jiǎn)化簡(jiǎn)分析其功能分析其功能列出真值表列出真值表分析其功能分析其功能一、組合邏輯電路的基本分析方法一、組合邏輯電路的基本分析方法解解：、根據(jù)邏輯圖寫(xiě)輸出邏輯表達(dá)式、根據(jù)邏輯圖寫(xiě)輸出邏輯表達(dá)式例例1：組合邏輯電路如圖，試分析其邏輯功能。組合邏輯電路如

6、圖，試分析其邏輯功能。Y31111ABCYY1Y21BBACBABYYYYBYYYBAYCBAY 21321321,、化簡(jiǎn)邏輯表達(dá)式、化簡(jiǎn)邏輯表達(dá)式ABBABACBABBACBAY 電路的輸出電路的輸出Y只與輸入只與輸入A、B有關(guān)，而與輸入有關(guān)，而與輸入C無(wú)關(guān)。無(wú)關(guān)。Y和和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。的邏輯關(guān)系為與非運(yùn)算的關(guān)系。、電路的邏輯功能、電路的邏輯功能解解 ： 、根據(jù)邏輯圖寫(xiě)輸出邏輯表達(dá)式并化簡(jiǎn)、根據(jù)邏輯圖寫(xiě)輸出邏輯表達(dá)式并化簡(jiǎn)例例2：組合邏輯電路如圖，組合邏輯電路如圖，試分析其邏輯功能。試分析其邏輯功能。、根據(jù)邏輯表達(dá)式列真值表、根據(jù)邏輯表達(dá)式列真值表、由真值表分析邏輯功能、由

7、真值表分析邏輯功能當(dāng)當(dāng)AB相同時(shí)，輸出為相同時(shí)，輸出為0 0當(dāng)當(dāng)AB相異時(shí)，輸出為相異時(shí)，輸出為1 1異或功能。異或功能。&YAB01100 00 11 01 1YA BBABABABABAABBABAABBABAABY)()( 例例3 分析圖中所示電路的邏輯功能，輸入信號(hào)分析圖中所示電路的邏輯功能，輸入信號(hào)A、B、C、D是一組二進(jìn)制代碼。是一組二進(jìn)制代碼。&ABCDY 解解 1. 逐級(jí)寫(xiě)輸出函數(shù)的邏輯表達(dá)式逐級(jí)寫(xiě)輸出函數(shù)的邏輯表達(dá)式WXBABABAW CWCWCWX DXDXDXY &ABCDYWX2. 化簡(jiǎn)化簡(jiǎn)BABABABABAW ABCCBACBACBACWCW

8、X YXDXDABCDABCDABCDABCD ABCDABCDABCDABCD3. 列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111000000004. 功能說(shuō)明：功能說(shuō)明：當(dāng)輸入四位代碼中當(dāng)輸入四位代碼中 1 的個(gè)數(shù)為奇數(shù)時(shí)輸出的個(gè)數(shù)為奇數(shù)時(shí)輸出為為 1，為偶數(shù)時(shí)輸出為，為偶數(shù)時(shí)輸出為 0 檢奇電路檢奇電路。DCABCDBABCDA DCBADABCDC

9、BADCBADCBAY二、組合邏輯電路的基本設(shè)計(jì)方法二、組合邏輯電路的基本設(shè)計(jì)方法 設(shè)計(jì)思路：設(shè)計(jì)思路：基本步驟：基本步驟： 分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組合邏輯電路。的組合邏輯電路。 分析設(shè)計(jì)要求并分析設(shè)計(jì)要求并列出真值表列出真值表求最簡(jiǎn)輸出求最簡(jiǎn)輸出邏輯式邏輯式畫(huà)邏輯圖。畫(huà)邏輯圖。 首先分析給定問(wèn)題，弄清楚輸入變量和輸出變量是首先分析給定問(wèn)題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號(hào)與邏輯取值哪些，并規(guī)定它們的符號(hào)與邏輯取值( (即規(guī)定它們何時(shí)即規(guī)定它們何時(shí)取值取值 0 ，何時(shí)取值，何時(shí)取值1) ) 。然后分析輸出變量和輸入變量。然后分

10、析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡(jiǎn)與或式，根據(jù)真值表用代數(shù)法或卡諾圖法求最簡(jiǎn)與或式，然后根據(jù)題中對(duì)門(mén)電路類(lèi)型的要求，將最簡(jiǎn)與或式變?nèi)缓蟾鶕?jù)題中對(duì)門(mén)電路類(lèi)型的要求，將最簡(jiǎn)與或式變換為與門(mén)類(lèi)型對(duì)應(yīng)的最簡(jiǎn)式。換為與門(mén)類(lèi)型對(duì)應(yīng)的最簡(jiǎn)式。 ( (一一) ) 組合邏輯電路設(shè)計(jì)舉例組合邏輯電路設(shè)計(jì)舉例 ( (1) )分析設(shè)計(jì)要求，列出真值表分析設(shè)計(jì)要求，列出真值表設(shè)設(shè) A、B、C 同意提案時(shí)取值同意提案時(shí)取值為為 1，不同意時(shí)取值為，不同意時(shí)取值為 0；Y 表示表示表決結(jié)果，提案通過(guò)則取值為表決結(jié)果，提案通過(guò)則取值為 1，否則取值為否則

11、取值為 0?？傻谜嬷当砣缬?。可得真值表如右。A、B、C三人表決電路三人表決電路多數(shù)人同意，則提案通過(guò)，但多數(shù)人同意，則提案通過(guò)，但A具有否決權(quán)具有否決權(quán)( (2) )化簡(jiǎn)輸出函數(shù)化簡(jiǎn)輸出函數(shù) 例例 設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)A、B、C三人表決電路。當(dāng)表決某個(gè)提案時(shí)，三人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，則提案通過(guò)，但多數(shù)人同意，則提案通過(guò)，但A具有否決權(quán)。用與非門(mén)實(shí)現(xiàn)。具有否決權(quán)。用與非門(mén)實(shí)現(xiàn)。解：解：111011101001110010100000YCBA輸出輸出輸輸 入入0000000011111111110Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用與非門(mén)

12、實(shí)現(xiàn)用與非門(mén)實(shí)現(xiàn)，并求最簡(jiǎn)與非式，并求最簡(jiǎn)與非式=AC+AB=ACAB( (3) )根據(jù)輸出邏輯式畫(huà)邏輯圖根據(jù)輸出邏輯式畫(huà)邏輯圖YABCY =ACAB 例例2 2：試設(shè)計(jì)一個(gè)三人多數(shù)表決電路，要求提案通過(guò)試設(shè)計(jì)一個(gè)三人多數(shù)表決電路，要求提案通過(guò)時(shí)輸出為時(shí)輸出為1 1，否則為，否則為0 0。 解：解：分析：分析：“多數(shù)表決電路多數(shù)表決電路”是按照少數(shù)服從多數(shù)的是按照少數(shù)服從多數(shù)的原則對(duì)某項(xiàng)決議進(jìn)行表決，確定是否通過(guò)。原則對(duì)某項(xiàng)決議進(jìn)行表決，確定是否通過(guò)。 令令 邏輯變量邏輯變量A、B、C 分別代表參加表決的分別代表參加表決的3 3個(gè)成員，并約定邏輯變量取值為個(gè)成員，并約定邏輯變量取值為0 0表示

13、反對(duì)表示反對(duì)，取值為，取值為1 1表示贊成；表示贊成； 邏輯函數(shù)邏輯函數(shù)Y表示表決結(jié)果。表示表決結(jié)果。Y取值為取值為0 0表示決議被表示決議被否定，否定，Y取值為取值為1 1表示決議通過(guò)。表示決議通過(guò)。 按照少數(shù)服從多數(shù)的原則可知，函數(shù)和變量的關(guān)系按照少數(shù)服從多數(shù)的原則可知，函數(shù)和變量的關(guān)系是：是：當(dāng)當(dāng)3 3個(gè)變量個(gè)變量A、B、C中有中有2 2個(gè)或個(gè)或2 2個(gè)以上取值為個(gè)以上取值為1 1時(shí)，時(shí)，函數(shù)函數(shù)Y的值為的值為1 1，其他情況下函數(shù)，其他情況下函數(shù)Y的值為的值為0 0。1 1、列真值表、列真值表2 2、由真值表可寫(xiě)出：、由真值表可寫(xiě)出：Y(A,B,C)=m(3,5,6,7)1110000

14、1BC00 01 11 10 01AY3 3、填卡諾圖化簡(jiǎn)邏輯函數(shù)、填卡諾圖化簡(jiǎn)邏輯函數(shù)000101110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1YA B C 4 4、 輸出函數(shù)式輸出函數(shù)式Y(jié)=AB+BC+AC5 5、用與門(mén)、或門(mén)設(shè)計(jì)、用與門(mén)、或門(mén)設(shè)計(jì)電路電路6 6、用與非門(mén)設(shè)計(jì)電路、用與非門(mén)設(shè)計(jì)電路ACBCABY 思考：若思考：若只只用二輸入與非門(mén)設(shè)用二輸入與非門(mén)設(shè)計(jì)電路，如何畫(huà)邏輯圖？計(jì)電路，如何畫(huà)邏輯圖？提示：提示：的形式畫(huà)邏輯圖的形式畫(huà)邏輯圖。將函數(shù)式化為將函數(shù)式化為ACBCABY)(&11ABCY&ABCY& 例例3 3：

15、設(shè)計(jì)一個(gè)樓上、樓下開(kāi)關(guān)的控制邏輯電路來(lái)控設(shè)計(jì)一個(gè)樓上、樓下開(kāi)關(guān)的控制邏輯電路來(lái)控制樓梯上的路燈，使之在上樓前，用樓下開(kāi)關(guān)打開(kāi)電制樓梯上的路燈，使之在上樓前，用樓下開(kāi)關(guān)打開(kāi)電燈，上樓后，用樓上開(kāi)關(guān)關(guān)滅電燈；或者在下樓前，燈，上樓后，用樓上開(kāi)關(guān)關(guān)滅電燈；或者在下樓前，用樓上開(kāi)關(guān)打開(kāi)電燈，下樓后，用樓下開(kāi)關(guān)關(guān)滅電燈。用樓上開(kāi)關(guān)打開(kāi)電燈，下樓后，用樓下開(kāi)關(guān)關(guān)滅電燈。 解：解：設(shè)定變量和狀態(tài)賦值：設(shè)定變量和狀態(tài)賦值：設(shè)樓上開(kāi)關(guān)為設(shè)樓上開(kāi)關(guān)為A，樓下開(kāi)，樓下開(kāi)關(guān)為關(guān)為B，燈泡為，燈泡為Y。并設(shè)。并設(shè)A、B閉合時(shí)為閉合時(shí)為1 1，斷開(kāi)時(shí)為，斷開(kāi)時(shí)為0 0；燈亮?xí)r燈亮?xí)rY為為1 1，燈滅時(shí)，燈滅時(shí)Y為為0 0

16、。 列真值表：列真值表：根據(jù)邏輯要求列出真值表如下。根據(jù)邏輯要求列出真值表如下。 邏輯表達(dá)式：邏輯表達(dá)式：由真值表由真值表得邏輯邏輯表達(dá)式得邏輯邏輯表達(dá)式BABAY已為最簡(jiǎn)與或表達(dá)式A BY0 000 111 011 10畫(huà)邏輯電路圖：畫(huà)邏輯電路圖：ABY&ABY=1用與非門(mén)實(shí)現(xiàn)BABAYBAY用異或門(mén)實(shí)現(xiàn)BABAY 例例4 4：設(shè)計(jì)一個(gè)路燈控制電路，要求實(shí)現(xiàn)的功能是：設(shè)計(jì)一個(gè)路燈控制電路，要求實(shí)現(xiàn)的功能是：當(dāng)總電源開(kāi)關(guān)閉合時(shí)，安裝在三個(gè)不同地方的三個(gè)開(kāi)當(dāng)總電源開(kāi)關(guān)閉合時(shí)，安裝在三個(gè)不同地方的三個(gè)開(kāi)關(guān)都能獨(dú)立地將燈打開(kāi)或熄滅；當(dāng)總電源開(kāi)關(guān)斷開(kāi)時(shí)，關(guān)都能獨(dú)立地將燈打開(kāi)或熄滅；當(dāng)總電源開(kāi)關(guān)

17、斷開(kāi)時(shí)，路燈不亮。路燈不亮。 解：解： 邏輯抽象邏輯抽象 輸入、輸出信號(hào)：輸入信號(hào)是四個(gè)開(kāi)關(guān)的狀態(tài)，輸入、輸出信號(hào)：輸入信號(hào)是四個(gè)開(kāi)關(guān)的狀態(tài)，輸出信號(hào)是路燈的亮、滅。輸出信號(hào)是路燈的亮、滅。 設(shè)定變量用設(shè)定變量用S表示總電源開(kāi)關(guān)，用表示總電源開(kāi)關(guān)，用A、B、C表示安表示安裝在三個(gè)不同地方的分開(kāi)關(guān)，用裝在三個(gè)不同地方的分開(kāi)關(guān)，用Y表示路燈。表示路燈。 狀態(tài)賦值：用狀態(tài)賦值：用0表示開(kāi)關(guān)斷開(kāi)和燈滅，用表示開(kāi)關(guān)斷開(kāi)和燈滅，用1表示開(kāi)表示開(kāi)關(guān)閉合和燈亮。關(guān)閉合和燈亮。 列真值表：由題意不難理解，一列真值表：由題意不難理解，一般地說(shuō)，四個(gè)開(kāi)關(guān)是不會(huì)在同一時(shí)刻般地說(shuō)，四個(gè)開(kāi)關(guān)是不會(huì)在同一時(shí)刻動(dòng)作的，反映在

18、真值表中任何時(shí)刻都動(dòng)作的，反映在真值表中任何時(shí)刻都只會(huì)有一個(gè)變量改變?nèi)≈?，因此按循只?huì)有一個(gè)變量改變?nèi)≈担虼税囱h(huán)碼排列變量環(huán)碼排列變量S、A、B、C的取值較好，的取值較好，如右表所示。如右表所示。00000000101010100 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0YS A B C 進(jìn)行化簡(jiǎn)進(jìn)行化簡(jiǎn) 由下圖所示由下圖所示Y的卡諾圖可得的卡諾圖可得101001010000000 0BC10110001SA00

19、 0111 10CBASCBASSABCCBSAY 畫(huà)邏輯圖畫(huà)邏輯圖 用異或門(mén)和與門(mén)實(shí)現(xiàn)。用異或門(mén)和與門(mén)實(shí)現(xiàn)。 變換表達(dá)式變換表達(dá)式 邏輯圖：如下圖所示。邏輯圖：如下圖所示。)()()()()()(CBASCBACBASCBCBABCCBASCBACBAABCCBASY11&BCASY主要要求：主要要求： 理解加法器的邏輯功能及應(yīng)用。理解加法器的邏輯功能及應(yīng)用。了解數(shù)值比較器的作用。了解數(shù)值比較器的作用。 4.2 加法器和數(shù)值比較器加法器和數(shù)值比較器 一、半加器和全加器一、半加器和全加器 1 1、半加器、半加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱(chēng)為半加器。半加器真值表

20、Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號(hào)半加器電路圖加數(shù)加數(shù)本位本位的和的和向高向高位的位的進(jìn)位進(jìn)位2 2、全加器、全加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加，并考慮低位的進(jìn)位（相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加），求得和及進(jìn)位的邏輯電路稱(chēng)為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi

21、-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABACAi、Bi：加數(shù)， Ci-1：低位來(lái)的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。11iiiiiiiCBCABAC 用與門(mén)和或門(mén)實(shí)現(xiàn)用與門(mén)和或門(mén)實(shí)現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS國(guó)標(biāo)符號(hào)AiBiCi-1SiCiCI CO Si Ci 1 11 Ai Bi Ci-1 1 1 & & & & & & & 用與或非門(mén)實(shí)現(xiàn)用與或非門(mén)實(shí)現(xiàn) AiBiCi-10001111000

22、10111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC二二. 加法器加法器 實(shí)現(xiàn)多位加法運(yùn)算的電路實(shí)現(xiàn)多位加法運(yùn)算的電路其低位進(jìn)位輸出端依次連至相鄰高位的其

23、低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱(chēng)為串完成后才能進(jìn)行，這種進(jìn)位方式稱(chēng)為串行進(jìn)位。運(yùn)算速度較慢。行進(jìn)位。運(yùn)算速度較慢。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。行進(jìn)行。運(yùn)算速度快。串行進(jìn)位加法器串行進(jìn)位加法器超前進(jìn)位加法器超前進(jìn)位加法器1. 4位串行進(jìn)位加法器位串行進(jìn)位加法器：把：把4 4個(gè)全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接個(gè)全加器串聯(lián)起來(lái)

24、，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。到相鄰的高位全加器的進(jìn)位輸入。由于每一位相加結(jié)果，必須等到低一位的進(jìn)位產(chǎn)生以后才能建由于每一位相加結(jié)果，必須等到低一位的進(jìn)位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做立，因此這種結(jié)構(gòu)也叫做逐位進(jìn)位加法器逐位進(jìn)位加法器。結(jié)構(gòu)簡(jiǎn)單結(jié)構(gòu)簡(jiǎn)單； 運(yùn)算速度慢運(yùn)算速度慢。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI第第0片片第第1片片第第2片片第第3片片2、超前進(jìn)位加法器（并行進(jìn)位加法器）超前進(jìn)位加法器（并行進(jìn)位加法器）100000100100000)(CBABACB

25、CABAC4位加法器中，第位加法器中，第1 1位全加器的位全加器的輸入進(jìn)位信號(hào)輸入進(jìn)位信號(hào)的表達(dá)式為的表達(dá)式為第第2 2位全加器的位全加器的輸入進(jìn)位信號(hào)輸入進(jìn)位信號(hào)的表達(dá)式為的表達(dá)式為)()()(1000001111011111CBABABABACBABAC第第3 3位全加器的位全加器的輸入進(jìn)位信號(hào)輸入進(jìn)位信號(hào)的表達(dá)式為的表達(dá)式為 )()()()(10000011112222122222CBABABABABABACBABAC 而而4 4位加法器位加法器輸出進(jìn)位信號(hào)輸出進(jìn)位信號(hào)的表達(dá)式，即第的表達(dá)式，即第3 3位加法運(yùn)算時(shí)產(chǎn)生位加法運(yùn)算時(shí)產(chǎn)生的要送給更高位的進(jìn)位信號(hào)的表達(dá)式為的要送給更高位的進(jìn)位

26、信號(hào)的表達(dá)式為)()()()()(100000111122223333233333CBABABABABABABABACBABAC顯而易見(jiàn)，只要顯而易見(jiàn)，只要A A3 3、A A2 2、A A1 1、A A0 0 、B B3 3、B B2 2、B B1 1、B B0 0和和C C0-10-1給出之后，給出之后，便可按上述表達(dá)式直接確定便可按上述表達(dá)式直接確定C C3 3、C C2 2、C C1 1、C C0 0。因此如果用門(mén)電路實(shí)。因此如果用門(mén)電路實(shí)現(xiàn)上述邏輯關(guān)系，并將結(jié)果送到相應(yīng)全加器的進(jìn)位輸入端，就會(huì)現(xiàn)上述邏輯關(guān)系，并將結(jié)果送到相應(yīng)全加器的進(jìn)位輸入端，就會(huì)極大地提高加法運(yùn)算速度，因?yàn)楦呶坏娜?/p>

27、加運(yùn)算再也不需等待了。極大地提高加法運(yùn)算速度，因?yàn)楦呶坏娜舆\(yùn)算再也不需等待了。4 4位超前進(jìn)位加法器就是由位超前進(jìn)位加法器就是由四個(gè)全加器四個(gè)全加器和和相應(yīng)的進(jìn)位邏輯電路相應(yīng)的進(jìn)位邏輯電路組成組成的。的。圖圖(a)(a)是是4 4位超前進(jìn)位加法器的邏輯電路結(jié)構(gòu)示意圖。圖位超前進(jìn)位加法器的邏輯電路結(jié)構(gòu)示意圖。圖(b)(b)、(c)(c)是相應(yīng)的是相應(yīng)的CMOSCMOS與與TTLTTL集成電路的型號(hào)與引腳圖。集成電路的型號(hào)與引腳圖。超前進(jìn)位加法器舉例：超前進(jìn)位加法器舉例：CT74LS283相加結(jié)果讀數(shù)相加結(jié)果讀數(shù)為為 C3S3S2S1S0 4 位二進(jìn)制加位二進(jìn)制加數(shù)數(shù) B 輸入端輸入端 4 位二

28、進(jìn)制加位二進(jìn)制加數(shù)數(shù) A 輸入端輸入端低位片進(jìn)位輸入端低位片進(jìn)位輸入端本位和輸出端本位和輸出端向高位片的向高位片的進(jìn)位輸出進(jìn)位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3CT74LS283邏輯符號(hào)邏輯符號(hào)用來(lái)完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱(chēng)為數(shù)用來(lái)完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱(chēng)為數(shù)值比較器，簡(jiǎn)稱(chēng)比較器。值比較器，簡(jiǎn)稱(chēng)比較器。一、一、1 1位數(shù)值比較器位數(shù)值比較器 設(shè)設(shè)AiBi時(shí)時(shí)Li1； AiBi時(shí)時(shí)Gi1； AiBi時(shí)時(shí)Mi1。得得1 1位數(shù)值比較器的真值表。位數(shù)值比較器的真值表。 4.2.2 4.2.2 數(shù)值比較器數(shù)值比較器 0 1 0

29、0 0 11 0 00 1 00 00 11 01 1Li (Ai Bi) Gi (Ai= Bi) Mi (Ai Bi) Ai Bi邏邏輯輯表表達(dá)達(dá)式式邏邏輯輯圖圖iiiiiiiiiiiBAMBABAGBAL Ai Bi 1 1 MiGi Li& 1 & & & Ai Bi 1 1 & Mi Gi Li & & 邏邏輯輯表表達(dá)達(dá)式式邏邏輯輯圖圖iiiiiiiiiiiBAMBABAGBALiiiiiiiiiiiiiiiiiiiBAMBABABABABABAGBAL用與非門(mén)和反相器實(shí)現(xiàn)，且輸出取反，有：用與非門(mén)和反相器實(shí)現(xiàn)，且輸出取反，有：二

30、、二、4 4位數(shù)值比較器位數(shù)值比較器4 4 位數(shù)值比較器位數(shù)值比較器, ,要比較的是兩個(gè)要比較的是兩個(gè)4 4 位二進(jìn)制數(shù)位二進(jìn)制數(shù)A = AA = A3 3 A A2 2A A1 1A A0 0、B =BB =B3 3B B2 2B B1 1B B0 0 。比較結(jié)果用。比較結(jié)果用L L、G G、M M 表示，且表示，且A A B B 時(shí)時(shí)L=1, AL=1, AB B時(shí)時(shí)G=1G=1，A AB B時(shí)時(shí)M=1M=1。 1 1、輸入輸出之間因果關(guān)系分析、輸入輸出之間因果關(guān)系分析 從最高位開(kāi)始比較，依次逐位進(jìn)行，直到比較出結(jié)果為止。從最高位開(kāi)始比較，依次逐位進(jìn)行，直到比較出結(jié)果為止。 若若A A3

31、3B B3 3，則，則A AB B，L=1 L=1 、G=M=0G=M=0。 當(dāng)當(dāng)A A3 3=B=B3 3即即G G3 3=1=1時(shí)時(shí), ,若若A A2 2B B2 2，則，則A AB B，L=1 L=1 、G=M=0G=M=0。 當(dāng)當(dāng)A A3 3=B=B3 3、A A2 2=B=B2 2即即G G3 3=G=G2 2=1=1時(shí)時(shí), ,若若A A1 1B B1 1，則，則A AB B，L=1 L=1 、G=M=0G=M=0。 當(dāng)當(dāng)A A3 3=B=B3 3、A A2 2=B=B2 2 、A A1 1=B=B1 1即即G G3 3=G=G2 2=G=G1 1=1=1時(shí)時(shí), ,若若A A0 0B

32、 B0 0，則，則A AB B，L=1 L=1 、G=M=0G=M=0。 對(duì)對(duì)A AB B即即L=1L=1，上述四種情況是或的邏輯關(guān)系。，上述四種情況是或的邏輯關(guān)系。 只有當(dāng)只有當(dāng)A A3 3=B=B3 3、A A2 2=B=B2 2 、A A1 1=B=B1 1 、A A0 0=B=B0 0即即G G3 3=G=G2 2=G=G1 1=G=G0 0=1=1時(shí)時(shí), ,才會(huì)有才會(huì)有A=BA=B即即G=1G=1。顯然，對(duì)于。顯然，對(duì)于A=BA=B即即G=1G=1，G G3 3、G G2 2、G G1 1、G G0 0與的邏與的邏輯關(guān)系。輯關(guān)系。 如果如果A A不大于不大于B B也不等于也不等于B

33、B，即，即L=G=0L=G=0時(shí)，則時(shí)，則A AB B即即M=1M=1。 2、邏輯表達(dá)式、邏輯表達(dá)式 根據(jù)上述根據(jù)上述比較方法比較方法和輸入輸出之間因果關(guān)系分析，可以直接和輸入輸出之間因果關(guān)系分析，可以直接寫(xiě)出寫(xiě)出L、G、M的邏輯表達(dá)式的邏輯表達(dá)式GLGLMGGGGGLGGGLGGLGLL01230123123233 比照上述表達(dá)式也也可以寫(xiě)出比照上述表達(dá)式也也可以寫(xiě)出GMGMLGGGGGMGGGMGGMGMM01230123123233 3、邏輯圖、邏輯圖 變換表達(dá)式結(jié)果如下，利用變換表達(dá)式結(jié)果如下，利用1位數(shù)值比較器的邏位數(shù)值比較器的邏輯圖，可畫(huà)出輯圖，可畫(huà)出4位數(shù)值比較器的邏輯圖。位數(shù)值

34、比較器的邏輯圖。GMLGGGGGMGGGMGGMGMM01230123123233)()()(GMLGGGGGMGGGMGGMGMM01230123123233)()()( 4 4、集成數(shù)值比較器、集成數(shù)值比較器 把實(shí)現(xiàn)數(shù)值比較功能的電路集成在一個(gè)芯片上便構(gòu)成把實(shí)現(xiàn)數(shù)值比較功能的電路集成在一個(gè)芯片上便構(gòu)成了集成數(shù)值比較器。下圖是了集成數(shù)值比較器。下圖是4 4位集成數(shù)值比較器的外引位集成數(shù)值比較器的外引腳功能端排列圖。腳功能端排列圖。(a) TTL數(shù)值比較器引腳圖 16 15 14 13 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0

35、B0B3 AB FAB FA=B FAB FAB AB A=B A1 VSS(b) CMOS數(shù)值比較器引腳圖下表是下表是4 4位集成數(shù)值比較器的真值表。位集成數(shù)值比較器的真值表。例例4.3.8 試用兩片試用兩片74LS85組成一個(gè)組成一個(gè)8位數(shù)值比較器。位數(shù)值比較器。TTL比較器比較器CMOS比較器比較器編碼器的主要要求：編碼器的主要要求： 理解編碼的概念。理解編碼的概念。 掌握常用編碼器的類(lèi)型、邏輯功能和使用方法。掌握常用編碼器的類(lèi)型、邏輯功能和使用方法。4.3編碼器和譯碼器編碼器和譯碼器 4.3.1 4.3.1 編碼器編碼器 編碼編碼 用文字、符號(hào)或者數(shù)字表示特定用文字、符號(hào)或者數(shù)字表示特

36、定對(duì)象的過(guò)程都可叫作編碼。對(duì)象的過(guò)程都可叫作編碼。 實(shí)現(xiàn)編碼功能的電路實(shí)現(xiàn)編碼功能的電路 編碼器編碼器 二進(jìn)制編碼器二進(jìn)制編碼器 二二- -十進(jìn)制編碼器十進(jìn)制編碼器 優(yōu)先編碼器優(yōu)先編碼器 編碼器編碼器( (即即Encoder) ) 被編被編信號(hào)信號(hào) 二進(jìn)制二進(jìn)制代碼代碼 編編碼碼器器 一、二進(jìn)制編碼器一、二進(jìn)制編碼器 1 1、3 3位二進(jìn)制編碼位二進(jìn)制編碼 輸入：八個(gè)需要進(jìn)行編碼的信號(hào)輸入：八個(gè)需要進(jìn)行編碼的信號(hào)I0I7；輸出：；輸出：3 3位二進(jìn)制代碼位二進(jìn)制代碼Y0、Y1 、Y2。該編碼器在任何時(shí)刻，只能對(duì)一個(gè)輸入信號(hào)進(jìn)行。該編碼器在任何時(shí)刻，只能對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼，即不允許有兩個(gè)和兩

37、個(gè)以上輸入信號(hào)同時(shí)存在，也就是編碼，即不允許有兩個(gè)和兩個(gè)以上輸入信號(hào)同時(shí)存在，也就是I0、I1、I7是一組互相排斥的變量。是一組互相排斥的變量。真值表真值表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1I0I1I2I3I4I5I6I7Y2 Y1 Y0輸出輸入邏輯表達(dá)式邏輯表達(dá)式753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4

38、I3I2 I1 I0Y2 Y1 Y0(a) 由或門(mén)構(gòu)成(b) 由與非門(mén)構(gòu)成111&邏輯圖邏輯圖2 2、3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器 在優(yōu)先編碼器中允許幾個(gè)信號(hào)同時(shí)輸入，但是電路只對(duì)其中優(yōu)先級(jí)別最高的進(jìn)行編碼，不理睬級(jí)別低的信號(hào)。即在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 1

39、0 0 0設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類(lèi)推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線優(yōu)先編碼器線優(yōu)先編碼器 如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以得到集成優(yōu)先編碼器(

40、教材p164)。3 3、集成、集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST為選通輸入端，當(dāng)ST0時(shí)允許編碼；當(dāng)ST1時(shí)Y

41、2、Y1、Y0和YS 、YEX均封鎖，編碼被禁止。YS為選通輸出端，通常接至低位芯片的ST端。YS和ST配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先級(jí)別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX0表示是編碼輸出；YEX1表示不是編碼輸出。集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的級(jí)聯(lián)的級(jí)聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級(jí)別從015 II遞降 Z0 Z1 Z2

42、Z3 YEX Y0 Y1 Y2 YEX YS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEX YS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15 & & & & 輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1

43、1 11 0 0 01 0 0 11、8421 BCD碼編碼器碼編碼器輸輸入入10個(gè)互斥的數(shù)碼個(gè)互斥的數(shù)碼輸輸出出4位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表 二、二十進(jìn)制編碼器二、二十進(jìn)制編碼器 983IIY邏輯表達(dá)式邏輯表達(dá)式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門(mén)構(gòu)成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門(mén)構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖97531975310763276321765476542IIIIIIIIIIYIIIIIIIIYIIIIIIIIY98III9 I8 I7 I6 I5 I4 I3

44、 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級(jí)別從 I9至 I0遞降邏輯表達(dá)式邏輯表達(dá)式8993IIIY124683468568789123456789345678956789789902

45、458934589689789234567893456789678978914895896897894567895678967897892IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY89II 邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&110線-4線優(yōu)先編碼器 在每一個(gè)輸入端和輸出端都加上反相器，便可得到輸入和輸

46、出均為反變量的8421 BCD碼優(yōu)先編碼器。 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效主要要求：主要要求： 理解譯碼的概念。理解譯碼的概念。 掌握二進(jìn)制譯碼器掌握二進(jìn)制譯碼器 CT74LS138 的的邏輯功能和邏輯功能和使用方法。使用方法。 4.3.2譯碼器譯碼器 理解其他常用譯碼器的邏輯功能和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。掌握掌握用二進(jìn)制譯碼器實(shí)現(xiàn)組合

47、邏輯電路用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路的的方法。方法。 譯碼器的基本概念譯碼器的基本概念 譯碼譯碼是是編碼編碼的逆過(guò)程。的逆過(guò)程。 把代碼狀態(tài)的特定含義把代碼狀態(tài)的特定含義“翻翻譯譯” 出來(lái)的過(guò)程叫做譯碼。出來(lái)的過(guò)程叫做譯碼。 實(shí)現(xiàn)譯碼功能的電路實(shí)現(xiàn)譯碼功能的電路 譯碼器譯碼器 二進(jìn)制譯碼器二進(jìn)制譯碼器 二二 - - 十進(jìn)制譯碼器十進(jìn)制譯碼器 數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器 譯碼器譯碼器( (即即 Decoder) ) 二進(jìn)制二進(jìn)制代碼代碼 與輸入代與輸入代碼對(duì)應(yīng)的碼對(duì)應(yīng)的特定信息特定信息 譯譯碼碼器器 一、二進(jìn)制譯碼器一、二進(jìn)制譯碼器 設(shè)二進(jìn)制譯碼器的輸入端為設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸

48、出端為個(gè)，則輸出端為2n個(gè)，個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)輸出中只有一個(gè)為個(gè)為1（或?yàn)椋ɑ驗(yàn)?），其余全為），其余全為0（或?yàn)椋ɑ驗(yàn)?）。）。n 位位二進(jìn)制二進(jìn)制代碼代碼 2n 位位譯碼譯碼輸出輸出二進(jìn)制二進(jìn)制譯碼器譯碼器 譯碼輸出譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入譯碼輸出高電平有效譯碼輸出高電平有效譯碼輸出譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入0000譯碼輸出低電平有效譯碼輸出低電平有效1、3位二進(jìn)制譯碼器位二進(jìn)制譯碼器

49、A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進(jìn)制代碼位二進(jìn)制代碼輸輸出出：8個(gè)互斥的信號(hào)個(gè)互斥的信號(hào)01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&am

50、p;111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖電路特點(diǎn)電路特點(diǎn)：與門(mén)組成的陣列：與門(mén)組成的陣列2 2、集成、集成3 3線線8 8線譯碼器線譯碼器A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），S1、 、為選通控制端。當(dāng)S11、 時(shí)，譯碼器處于工作狀態(tài);當(dāng)S10、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。07YY2S3S032SS132SS 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 S3 S2 S1 Y7 GND74LS1

51、38 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 S3 S2 S1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸出輸入輸入CT74LS138 真值表真值表允許譯碼器工作允許譯碼器工作禁止禁止

52、譯碼譯碼 Y7 Y0 由輸入二進(jìn)制碼由輸入二進(jìn)制碼 A2、A1、A0 的取值決定。的取值決定。011111111111111111010101010101010100010000000000輸出邏輯函數(shù)式輸出邏輯函數(shù)式Y(jié)0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二進(jìn)制譯碼器能譯出輸入變量二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱(chēng)變量譯碼的全部取值組合，故又稱(chēng)變量譯碼器，也稱(chēng)全譯碼

53、器。器，也稱(chēng)全譯碼器。其輸出端能提其輸出端能提供輸入變量的全部最小項(xiàng)。供輸入變量的全部最小項(xiàng)。 3 3、二進(jìn)制譯碼器的級(jí)聯(lián)、二進(jìn)制譯碼器的級(jí)聯(lián) 當(dāng)輸入二進(jìn)制代碼的位數(shù)比較多時(shí)，可以把幾個(gè)二當(dāng)輸入二進(jìn)制代碼的位數(shù)比較多時(shí)，可以把幾個(gè)二進(jìn)制譯碼器級(jí)聯(lián)起來(lái)完成其譯碼操作。下圖是把兩片進(jìn)制譯碼器級(jí)聯(lián)起來(lái)完成其譯碼操作。下圖是把兩片74LS138級(jí)聯(lián)起來(lái)構(gòu)成的級(jí)聯(lián)起來(lái)構(gòu)成的4線線16線譯碼器。線譯碼器。1Y0Y7Y8Y9Y15Y1Y0Y1Y7A0A1A2STBSTCSTA74LS138(1)Y0Y1Y7A0A1A2STBSTCSTA74LS138(2)A0A1A2A30S 3S2S1S1S2S3S 當(dāng)當(dāng)

54、A30時(shí)，時(shí)，片片(1) 工作，片工作，片(2) 被禁止。被禁止。 當(dāng)當(dāng)A31時(shí)，片時(shí)，片(1) 被禁止，被禁止，片片(2) 工作。工作。二十進(jìn)制譯碼器的輸入是二十進(jìn)制譯碼器的輸入是4位二進(jìn)制位二進(jìn)制編碼（編碼（BCD碼），分別用碼），分別用A3、A2、A1、A0表表示；輸出的是與示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用個(gè)信號(hào)，用Y9Y0表示。由于二十進(jìn)制譯表示。由于二十進(jìn)制譯碼器有碼器有4根輸入線，根輸入線，10根輸出線，所以又稱(chēng)根輸出線，所以又稱(chēng)為為4線線10線譯碼器。線譯碼器。二、二、 二二- -十進(jìn)制譯碼器十進(jìn)制譯碼器1、8421 BCD碼譯碼器碼譯碼器

55、 把二十進(jìn)制代碼翻譯成把二十進(jìn)制代碼翻譯成1010個(gè)十進(jìn)制數(shù)個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱(chēng)為二十進(jìn)制譯碼器字信號(hào)的電路，稱(chēng)為二十進(jìn)制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1

56、0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖、集成集成8421 BCD碼譯碼器碼譯碼器74LS42 16 15 14 13 12 11 10 974L

57、S42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖YA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動(dòng)動(dòng)器器YYYYYYYA3a數(shù)碼顯示器數(shù)碼顯示器bcdefgbcdefgabcdefga三、顯示譯碼器三、顯示譯碼器 將輸入的將輸入的 編碼譯成相應(yīng)輸出信號(hào)，以編碼譯成相應(yīng)輸出信號(hào)

58、，以驅(qū)動(dòng)顯示器顯示出相應(yīng)符號(hào)的電路。驅(qū)動(dòng)顯示器顯示出相應(yīng)符號(hào)的電路。 ( (一一) ) 數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動(dòng)動(dòng)器器YYYYYYYA3bcdefgabcdefga輸入輸入 BCD 碼碼輸出驅(qū)動(dòng)七段數(shù)碼管顯示相應(yīng)數(shù)字輸出驅(qū)動(dòng)七段數(shù)碼管顯示相應(yīng)數(shù)字0001( (二二) )數(shù)碼顯示器簡(jiǎn)介數(shù)碼顯示器簡(jiǎn)介數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱(chēng)數(shù)數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱(chēng)數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器碼管。常用的有半導(dǎo)體數(shù)碼顯示器(

59、(LED) )和液晶顯示器和液晶顯示器( (LCD) )等。它們由七段可發(fā)光的字段組合而成。等。它們由七段可發(fā)光的字段組合而成。 1. 七段半導(dǎo)體數(shù)碼七段半導(dǎo)體數(shù)碼顯示器顯示器( (LED) ) abcdefgDPag fCOMbce dCOMDPabcdefgDP發(fā)光字段，由管腳發(fā)光字段，由管腳 a g 電平控制是否發(fā)光。電平控制是否發(fā)光。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。顯示的數(shù)字形式顯示的數(shù)字形式主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠 性高、響應(yīng)速度快、壽命長(zhǎng)和亮度高等。性高、響應(yīng)速度快、壽命長(zhǎng)和亮度高等。 主要缺點(diǎn)：工作電流大

60、，每字段工作電流約主要缺點(diǎn)：工作電流大，每字段工作電流約 10 mA 。 共陽(yáng)接法共陽(yáng)接法 共陰接法共陰接法 半導(dǎo)體數(shù)碼顯示器內(nèi)部接法半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDP gfedcbaDP gfedcbaCOMCOMVCC+5 V串接限流電阻串接限流電阻 a g 和和 DP 為低電平為低電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。 a g 和和 DP 為高電平為高電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。共陽(yáng)接法數(shù)碼顯示器需要配共陽(yáng)接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。用輸出低電平有效的譯碼器。 共陰接法數(shù)碼顯示器需要配共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。用輸出高電平有效的譯碼器。RR共陽(yáng)極共陽(yáng)極共陰極共陰極共陽(yáng)極共陽(yáng)極7 7段顯示譯碼器真值表段顯示譯碼器真值表輸入輸出字形A3 A2 A1 A0Ya Yb Yc Yd Ye Yf Yg0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1