西南交大數(shù)字電子技術第7章

1、西南交通大學微電子研究所西南交通大學微電子研究所I Institute ofnstitute of M Microelectronics icroelectronics SWJTUSWJTU第7章 數(shù)字系統(tǒng)設計數(shù)字電子技術基礎7.1 典型數(shù)字系統(tǒng)的構成 隨著影像技術、處理器技術、多媒體技術等技術的迅速發(fā)展，以這些技術為基礎的數(shù)字系統(tǒng)得到了最為廣泛的應用，其中影響力最大、結構最為典型的數(shù)字系統(tǒng)當屬Intel、AMD、ARM等公司研發(fā)的處理器。我們以一款經(jīng)典的馮諾依曼結構處理器來了解數(shù)字系統(tǒng)的構成。圖7.1.1 馮諾依曼結構處理器7.1 典型數(shù)字系統(tǒng)的構成p 輸入設備完成對輸入信號的采集和接收，常

2、見的輸入設備有鍵盤、觸控裝置、數(shù)據(jù)接收器裝置等。p 輸出設備完成對計算結果的采集和發(fā)送，常見的輸出設備有顯示器、數(shù)據(jù)發(fā)射器裝置等。馮諾依曼結構處理器的核心主要包括控制器、運算器和存儲器三個部分。p 控制器主要完成對計算機指令的讀取、解釋等，同時完成各種計算任務的調(diào)用；主要構成為時序電路；p 運算器主要完成輸入數(shù)據(jù)的算術運算等；主要構成為組合邏輯電路；p 存儲器則用于存儲計算機需要處理的數(shù)據(jù)，以及用戶輸入的指令等；主要構成為ROM和RAM。7.2 數(shù)字系統(tǒng)重要組成部件：數(shù)據(jù)轉換器 數(shù)據(jù)轉換器承擔了數(shù)字信號世界與模擬信號世界溝通的橋梁作用，被廣泛地應用于信號采集和處理系統(tǒng)中。一方面，數(shù)據(jù)轉換器采集

3、聲、光、熱、機械參數(shù)等模擬信號，將其轉化為數(shù)字信號，使得原模擬信號所對應的數(shù)據(jù)能夠被大量存儲與數(shù)字系統(tǒng)中，并被數(shù)字系統(tǒng)的核心控制中樞處理器所快速處理。 另一方面，數(shù)據(jù)轉化器能夠將處理器的運算結果實時轉化為模擬信號，從而對聲、光、熱、機械等模擬裝置進行控制。7.2 數(shù)字系統(tǒng)重要組成部件：數(shù)據(jù)轉換器根據(jù)數(shù)據(jù)轉換器的作用，數(shù)據(jù)轉換器一般分為兩種模數(shù)轉換器：用于將模擬信號轉換為數(shù)字信號，通常稱為A/D轉換器或者ADC（Analog Digital Converter）；數(shù)模轉換器：用于將數(shù)字信號轉換為模擬信號，通常稱為D/A轉換器或者DAC（Digital Analog Converter）。7.2.

4、1 數(shù)模轉換器DACDAC的功能是將數(shù)字量D轉換為模擬量A，其功能可用公式(7-1)抽象和表示：1 DAC基本原理KDA公式(7-1)若能找到D與A之間的映射關系K，則即可完成信號之間的轉換。對于數(shù)字量D，假設其位寬為n，則其十進制數(shù)值可表示：7.2.1 數(shù)模轉換器DAC1 DAC基本原理二進制中每一位數(shù)值均可表示為開關值，那么該公式可用以下電路來進行計算：圖7.2.1 DAC原理示意圖開關Si通過“通”和“斷”來表示二進制數(shù)di，Si閉合，di=1；Si斷開，di=0。7.2.1 數(shù)模轉換器DAC1 DAC基本原理根據(jù)線性運放“虛短”和“虛斷”的特點，可知：7.2.1 數(shù)模轉換器DAC1 D

5、AC基本原理將電路中的電流值代入中即可得到：對比兩個公式即可知DAC的工作思想7.2.1 數(shù)模轉換器DAC1 DAC基本原理DAC內(nèi)部結構通常如圖所示，由接口電路、模擬開關、基準電壓源、轉換網(wǎng)絡、求和電路構成。其中，接口電路通常使用寄存器組實現(xiàn)，用來對數(shù)字信號進行收集和存儲。轉換網(wǎng)絡是DAC的核心結構，它的設計結構和精度直接影響到了整個DAC的性能。通常有電阻分壓型、R-2R梯形型、權電流型等結構。7.2.1 數(shù)模轉換器DAC2 電阻分壓器型DAC架構電阻分壓器型DAC的轉換網(wǎng)絡較為簡潔明了，其設計結構為在基準電壓間串接多個阻值相等的電阻，利用二進制值的開關作用選取這一連串電阻中不同的分壓點，

6、從而將分壓電的模擬電壓輸出，最終實現(xiàn)將數(shù)字信號轉換為模擬信號的功能。圖7.2.3 2位電阻分壓器型DAC轉換網(wǎng)絡7.2.1 數(shù)模轉換器DAC2 電阻分壓器型DAC架構圖為2位電阻分壓器型DAC轉換網(wǎng)絡的設計示意圖。該DAC轉換值最小步長為Vref/4。若實現(xiàn)n位的轉換網(wǎng)絡，其分壓電阻則有2n個，并且需2n個模擬開關。7.2.1 數(shù)模轉換器DAC2 電阻分壓器型DAC架構隨著位數(shù)的增加，所需的元器件會呈指數(shù)遞增，DAC面積也會急劇增大，這是該種轉換網(wǎng)絡架構的最大缺點。但是，該類型轉換網(wǎng)絡在設計中僅需一種電阻值，因此，有制造、工藝等因素引起的偏差較小。同時，由于設計結構的特點，該類型轉換網(wǎng)絡的轉換

7、速度比較快。7.2.1 數(shù)模轉換器DAC3 R-2R梯形型DAC架構電阻網(wǎng)絡中只有R和2R兩種電阻。輸入數(shù)據(jù)D控制模擬開關的選擇，若Di=1，則開關接通Vref；若Di=0，則開關接地。圖7.2.4 R-2R梯形型DAC架構梯形轉換網(wǎng)絡中，以Ni為視角中心，沿電流方向向右看，形成Ni兩路并聯(lián)的電阻均為2R。那么，運放虛地點左邊的電阻值總和即為3R。7.2.1 數(shù)模轉換器DAC3 R-2R梯形型DAC架構假定輸入數(shù)據(jù)D=4b0001，根據(jù)電阻網(wǎng)絡的特點可知，電流每流經(jīng)一個N節(jié)點就會進行二分之一的分流，最終在虛地點電流值Io=Iin/24。此時，輸出電壓為：7.2.1 數(shù)模轉換器DAC3 R-2R

8、梯形型DAC架構當輸入數(shù)據(jù)只有第i個比特位為1時，輸出電壓為：綜上所示，對于一個位寬為n比特位的任意值輸入數(shù)據(jù)D，其輸出模擬電壓為：7.2.1 數(shù)模轉換器DAC3 R-2R梯形型DAC架構雖然R-2R梯形型降低了元器件的使用數(shù)量，但是也存在很多不足之處。缺點:p 各級信號傳輸網(wǎng)絡延時不同，級數(shù)越大，延時越大，最終影響DAC的轉換速度。p 該缺陷導致各級模擬開關的信號不能同時到達輸出端口，當輸入數(shù)值多位同時發(fā)生變化時，輸出端信號易出現(xiàn)瞬時毛刺。7.2.1 數(shù)模轉換器DAC4 R-2R倒梯形型DAC架構倒梯形結構的提出正是為了解決梯形結構的缺陷。與梯形結構不同的是，倒梯形結構將開關的選擇兩端置于地

9、端和運放虛地端。圖7.2.5 4位R-2R倒梯形型DAC架構7.2.1 數(shù)模轉換器DAC4 R-2R倒梯形型DAC架構倒梯形網(wǎng)絡中，從任意一節(jié)點Ni向左看，其等效電阻值均為R，因此，由基準電壓源輸入的總電流值為I=Vref/R，并且電流每流經(jīng)一個節(jié)點，就分流為當前值的二分之一。假設輸入數(shù)據(jù)D=4b0001，根據(jù)電阻網(wǎng)絡的特點，可知，電流每流經(jīng)一個N節(jié)點就會進行二分之一的分流，最終在虛地點電流值Io=Iin/24。7.2.1 數(shù)模轉換器DAC4 R-2R倒梯形型DAC架構若輸入數(shù)據(jù)為任意一位寬為n比特位的二進制數(shù)D，則流向運放的總電流Io為：故DAC輸出模擬電壓值為：7.2.1 數(shù)模轉換器DAC

10、4 R-2R倒梯形型DAC架構相比梯形轉換網(wǎng)絡，倒梯形的優(yōu)點在于：無論輸入信號如何變化，只切換電流方向，不改變整個轉換網(wǎng)絡中各支路的電流值。這使得各支路電路幾乎能夠同時到達電路輸出端，有利于提高DAC的轉換速度，并有效地消除毛刺。因此，倒梯形轉換網(wǎng)絡被廣泛地應用于DAC的設計中。7.2.1 數(shù)模轉換器DAC4 R-2R倒梯形型DAC架構倒梯形的缺點：模擬開關的存在使得電路中存在導通壓降，這會造成電路中的電流和理想值有一定差別。 同時轉換網(wǎng)絡中的電阻值必須精確匹配，這對工藝等制造條件要求較高，一般難以達到。7.2.1 數(shù)模轉換器DAC5 權電流型DAC架構為了彌補倒梯形結構的缺陷，可用精確穩(wěn)定的

11、恒流源代替倒梯形結構中的電阻網(wǎng)絡，從而提高DAC的精度。該電路的計算方法同倒梯形網(wǎng)絡，故不再贅述。圖7.2.6 權電流型DAC原理示意圖7.2.1 數(shù)模轉換器DAC5 權電流型DAC架構權電流型DAC的優(yōu)點是：速度快； 各支路權電流的大小均不受開關導通電阻和壓降的影響，降低了對開關電路的要求，提高了轉換精度常用的單片集成權電流DAC有AD1408、DAC0806、DAC0808等。7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理ADC用于將一個連續(xù)的模擬信號轉換為一系列離散的數(shù)字信號，故轉換一般要經(jīng)過采樣、保持、量化及編碼4個過程。在實際ADC設計中，部分過程可同時進行和實現(xiàn)，如采樣和保持，

12、量化和編碼。此外，數(shù)字信號往往本身不具有實際意義，僅僅表示一個相對大小。故任何一個模數(shù)轉換器都需要一個參考模擬量作為轉換的標準。比較常見的參考標準為最大的可轉換信號大小。而輸出的數(shù)字量則表示輸入信號相對于參考信號的大小。7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理（1）采樣與保持在進行模擬/數(shù)字信號的轉換過程中，當采樣頻率fs.max大于信號中最高頻率fmax的2倍時(fs.max2fmax)，采樣之后的數(shù)字信號完整地保留了原始信號中的信息，一般實際應用中保證采樣頻率為信號最高頻率的510倍；采樣定理又稱奈奎斯特定理。圖7.2.7 奎斯特定理采樣過程7.2.2 模數(shù)轉換器ADC1 ADC

13、基本工作原理（1）采樣與保持在ADC中，因為被取樣的信號是動態(tài)，而ADC轉換需要時間，在這個過程中為了保證在時間差內(nèi)數(shù)值依然保持穩(wěn)定并輸出給后續(xù)的編碼電路，因此，在取樣完成后還需對信號進行保持。通常情況下，在ADC前加入采樣-保持電路同時完成信號的采用和保持功能。圖7.2.8 采樣-保持電路采樣保持電路由三部分組成：p 模擬開關p 模擬信號存儲電容p 緩沖放大器。7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理（1）采樣與保持采樣-保持原理：p 采樣狀態(tài)：控制開關S閉合，uo=ui，輸出跟隨輸入變化，并向電容充電。p 保持狀態(tài)：控制開關S斷開，uo保持斷開瞬間的輸入信號。圖7.2.8 采樣-

14、保持電路7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理（1）采樣與保持采樣保持電路的指標主要包括采樣精度和速度。為了提高相應的指標，需重點從元器件和電路兩個方面解決：p 模擬開關：要求模擬開關的導通電阻小，漏電流小，極間電容小和切換速度快。p 存儲電容：要選用介質(zhì)吸附效應小的和泄漏電阻大的電容。p 運算放大器：選用輸入偏置電流小、帶寬寬及轉換速率（上升速率）大的運算放大器，輸入運放還應具有大的輸出電流。7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理（2）量化與編碼數(shù)字信號本身不具有實際意義，僅表示相對大小，故任何一個數(shù)字信號都必須表示為一個最小單位量的整數(shù)倍。這個最小的單位量被稱為量化

15、單位，用表示。數(shù)字信號求解整數(shù)倍的過程就稱為量化。數(shù)字信號最低位為1（1LSB）時，所對應的模擬量即是量化單位。ADC所能轉換的數(shù)字信號的位數(shù)越寬，其量化單位越小。由于模擬量連續(xù)的特性，因此，不是每一個值都能被量化為的整數(shù)倍。故，在量化過程中，存在一定的量化誤差。通常，不同的量化方法引起的量化誤差也不同。7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理（2）量化與編碼有兩種量化方法：舍尾取整方法和四舍五入方法。假設需將015V的電壓用位寬為4bit的數(shù)字信號量化：若采用舍尾取整方法，電壓7.1V和7.9V都會被量化為4b0111；a)若采用四舍五入方法，電壓7.1V和7.9V將分別被量化為4

16、b0111和4b1000。舍尾取整方法的量化誤差為1個，而四舍五入方法的量化誤差僅為/2。7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理（2）量化與編碼量化的本質(zhì)導致了量化過程必然導致產(chǎn)生量化誤差，因此，不可能消除量化誤差，只能通過各種措施來減小量化誤差。對于ADC的結構來說，采樣與保持電路基本相似，量化與編碼則各有特點并且反映了不同結構的優(yōu)劣。7.2.2 模數(shù)轉換器ADC1 ADC基本工作原理（2）量化與編碼實現(xiàn)A/D轉換的方法很多，按照工作原理不同可以分成直接A/D轉換和間接A/D轉換兩類。p 直接A/D轉換是將模擬信號直接轉換成數(shù)字信號，比較典型的有并行比較型A/D轉換和逐次逼近型A

17、/D轉換。p 間接A/D轉換是先將模擬信號轉換成某一中間變量（時間或頻率），然后再將中間變量轉換成數(shù)字量。比較典型的有雙積分型A/D轉換和電壓-頻率轉換型A/D轉換。7.2.2 模數(shù)轉換器ADC2 并行比較型ADC結構并行比較型ADC（又稱瞬時比較編碼型ADC）是一種轉換速度最快、轉換原理最直觀的ADC技術。圖7.2.9 并行比較型ADC結構7.2.2 模數(shù)轉換器ADC2 并行比較型ADC結構圖7.2.9 并行比較型ADC結構p 通過由（2n+1）個電阻串聯(lián)而成的分壓結構獲得模擬電壓值的量化值。兩端阻值為R/2使得電壓量化具有(1LSB)/2的精度。p 分壓結構所劃分的電壓值進入電壓比較器，當

18、電壓值大于電壓比較器的參考電壓值時，該電壓比較器輸出高電平，反之則輸出低電平。p 在時鐘Clk的上升沿，將電壓比較器的比較結果存入相應的D觸發(fā)器中，供編碼電路進行編碼。7.2.2 模數(shù)轉換器ADC2 并行比較型ADC結構p 得益于轉換的高速度，并行比較型ADC在對高速數(shù)據(jù)轉換系統(tǒng)中的得到大量使用。p 同時，由于電壓比較器和D觸發(fā)器兼具采用和保持的功能，因此，在并行比較型ADC中可略去采用-保持電路。p 但是，并行比較型ADC結構對元器件需求量很大，故價格較為昂貴，且隨著精度的增大，電路將更為復雜。7.2.2 模數(shù)轉換器ADC3 逐次逼近型ADC結構逐次逼近型ADC具有轉換速度高和精度高的特點，

19、也是當前型號最多、數(shù)量最大、應用最廣泛的ADC。逐次比較型ADC設計思想如同一個自動電子秤，首先將最重的砝碼（Vref/2）放到天平上，若該砝碼值小于待測數(shù)值，將保留該砝碼，否則移去。然后在添加次重砝碼（Vref/4），執(zhí)行同樣的操作，直至所有砝碼都已使用，即可得到待測數(shù)值的大小。需要注意的是，在測試過程中，砝碼的取放方式為從最重砝碼、次重砝碼最輕砝碼，依次按序取放，砝碼重量后者為前者的1/2。7.2.2 模數(shù)轉換器ADC3 逐次逼近型ADC結構逐次比較型ADC需要有以下部件實現(xiàn)以上功能：（1）自動化調(diào)度電路，完成砝碼值的依次、自動取放；（2）右移寄存器，每次向右移位1bit，完成砝碼數(shù)值的除

20、2操作；（3）DAC，完成將移位后的數(shù)字信號轉換為模擬量，以便同輸入的模擬信號進行大小比較；（4）電壓比較器，完成砝碼與輸入數(shù)據(jù)的比較功能；（5）數(shù)據(jù)寄存器，記錄每次比較結果，從而輸出最終的轉換結果數(shù)字信號。7.2.2 模數(shù)轉換器ADC3 逐次逼近型ADC結構圖7.2.10 逐次比較型ADC結構7.2.2 模數(shù)轉換器ADC3 逐次逼近型ADC結構逐次逼近型ADC結構的策略：在時鐘的控制下使用數(shù)字信號對待測模擬信號進行“逐次逼近”（或稱“逐位比較”），從最高位直至最低位，直至完成輸出結果中每一位的數(shù)值的確定。在轉換過程中，采用了“砝碼低于待測值即移除”的量化方式，其本質(zhì)相當于前節(jié)所述的“舍入取整

21、”方法，因此，量化誤差較大。為了減小量化誤差，在ADC的設計中，通常：令其中的DAC輸出偏移（-/2），從而轉化為“四舍五入”的量化方法，最終將量化誤差減小為/2。7.2.2 模數(shù)轉換器ADC3 逐次逼近型ADC結構實例：逐次逼近型ADC輸出精度為4位，基準參考電壓Vref=-16V，當采樣-保持電路所測電壓為Vin=5.8V時，逐次逼近型ADC的轉換過程如下：（1）確定量化單位和量化偏移量：量化單位= Vref/24=1V，量化偏移量/2=0.5V。（2）轉換過程：為了進一步說明DAC輸出/2偏移量對量化誤差的影響，我們將DAC帶偏移量和不帶偏移量的逐次比較型ADC轉換過程都列出。7.2.2

22、 模數(shù)轉換器ADC3 逐次逼近型ADC結構輸入電壓輸入電壓時鐘數(shù)時鐘數(shù)移位寄存器移位寄存器DAC輸出輸出DAC輸出值偏移輸出值偏移/2邏輯操作邏輯操作5.8V110005V4.5V保留5.8211007.5V7.0V移除5.8310106.25V5.75V保留5.8410116.875V6.375V移除表7.2.1 DAC帶偏移量的轉換過程7.2.2 模數(shù)轉換器ADC3 逐次逼近型ADC結構輸入電壓輸入電壓時鐘數(shù)時鐘數(shù)移位寄存器移位寄存器DAC輸出輸出邏輯操作邏輯操作5.8V110005V保留5.8211007.5V移除5.8310106.25V移除5.8410015.625V保留表7.2.2

23、 DAC無偏移量的轉換過程由表7.2.1中數(shù)據(jù)可知，DAC帶偏移量的轉換結果是4b1010，其所對應的模擬值為5.75V，相比輸入的模擬信號值5.8V，其量化誤差為0.05V。而不帶偏移量的轉換結果為4b1001，其所對應的模擬值為5.625V，相比輸入的模擬信號值5.8V，其量化誤差為0.175V。7.2.2 模數(shù)轉換器ADC3 逐次逼近型ADC結構逐次比較型ADC轉換速度低于并行比較型ADC，完成n比特位數(shù)字信號的輸出須經(jīng)過（n+1）個時鐘周期。p 逐次比較型ADC電路規(guī)模較小，復雜度也低于并行比較型ADC，因此被中高速數(shù)據(jù)采集系統(tǒng)中硬件廣泛。p 常見的單片集成逐次比較型ADC轉換輸出數(shù)據(jù)

24、位寬一般為816位，一次轉換時間為數(shù)微秒到百微秒范圍內(nèi)。市場中常見的逐次比較型ADC有ADC1143、MAX195等4。7.2.2 模數(shù)轉換器ADC4 雙積分型ADC結構雙積分型ADC屬于間接A/D轉換技術，它轉換速度較低（每秒轉換幾次到幾百次），但是具有轉換精度高、廉價、抗干擾能力強等優(yōu)點，在速度要求不高的實際工程中使用廣泛。常用的雙積分型A/D轉換器有MCl4433、ICL7106、ICL7135、AD7555等芯片。7.2.2 模數(shù)轉換器ADC4 雙積分型ADC結構雙積分型ADC由積分器、過零比較器、計數(shù)器、邏輯控制電路和模擬開關構成。圖7.2.11 雙積分型ADC結構7.2.2 模數(shù)轉

25、換器ADC4 雙積分型ADC結構p 積分器是雙積分型ADC的核心部分，它由運算放大器和RC網(wǎng)絡構成，積分常數(shù)=RC。積分器輸入端連接多個模擬開關，用于切換輸入待轉換電壓和不同極性的參考電壓，其中，輸入待轉換電壓必須與參考電壓極性相反。p 過零比較器和與門用于開啟和關閉計數(shù)和控制電路。7.2.2 模數(shù)轉換器ADC4 雙積分型ADC結構雙積分型ADC的轉換思想：首先，鍵K2閉合，電容放電至電荷為零。然后，鍵K2斷開，模擬輸入電壓在固定時間（2n個時鐘周期，由計數(shù)器和控制電路進行控制）內(nèi)向電容充電（正向積分）。充電完成之后，將輸入端切換與其極性相反的參考電壓對電容放電（反向積分）。放電期間計數(shù)器計數(shù)

26、脈沖多少反映了模擬輸入電壓的大小。當電容器放電完畢，過零比較器關閉計數(shù)器，完成一次A/D轉換。7.2.2 模數(shù)轉換器ADC4 雙積分型ADC結構圖7.2.12 積分過程積分過程：設時間t=0時，電容已經(jīng)完成放電，接入待轉換模擬電壓Vin開始第一段積分，過零比較器輸出高電平，打開計數(shù)器。計數(shù)器（n位）計數(shù)2n個時鐘周期后，計數(shù)器清零，第一段積分結束。在第一段積分完成后，積分器輸出電壓值為：其中，T為時鐘周期。7.2.2 模數(shù)轉換器ADC4 雙積分型ADC結構圖7.2.12 積分過程積分過程：第一段積分結束后，積分器輸入端接入?yún)⒖茧妷?，開始第二段積分，計數(shù)器繼續(xù)計數(shù)。經(jīng)過時間T2后，電容放電完畢，

27、比較器輸出低電平，與門關閉，計數(shù)器停止計數(shù)，第二次積分過程結束。在第二段積分區(qū)間T2內(nèi)，積分器輸出電壓值為：將T2=t2-t1代入公式：7.2.2 模數(shù)轉換器ADC4 雙積分型ADC結構圖7.2.12 積分過程故，可得T2內(nèi)的計數(shù)值N：N與輸入電壓值成正比，若Vref=2n，則N等于輸入電壓值。雙積分型ADC結構僅與基準電壓源有關，且積分器的使用增強了電路的噪聲抑制能力，從而使得雙積分型ADC精度較高并且消除干擾和電源噪聲的能力強。由于需要進行兩次積分，導致轉換速度較慢。故，雙積分型ADC適合于信號變化緩慢，模擬量輸入速率要求低，轉換精度要求較高且現(xiàn)場干擾較嚴重的場合。7.2.3 數(shù)據(jù)轉換器主

28、要技術指標通常情況下，需要靜態(tài)特性參數(shù)和動態(tài)特性參數(shù)共同評價DAC和ADC的性能。由于ADC的靜態(tài)特性參數(shù)與DAC的靜態(tài)特性參數(shù)相似，因此，靜態(tài)特性參數(shù)部分重點介紹DAC。而ADC的動態(tài)性能也直接受內(nèi)置的DAC動態(tài)性能的影響，因此，動態(tài)特性參數(shù)部分也重點介紹DAC。1、靜態(tài)特性參數(shù)D/A轉換器的轉換精度通常用分辨率和轉換誤差來描述。（1）分辨率（2）轉換誤差7.2.3 數(shù)據(jù)轉換器主要技術指標（1）分辨率p 對于DAC來說，分辨率是指DAC能夠分辨最小電壓的能力。1LSB所對應的電壓即為DAC所能刻畫的最小電壓，DAC接收的數(shù)字信號的位寬越大，其所能分辨的最小電壓精度也就越高。因此，通常用數(shù)字信

29、號的位寬數(shù)量來表示DAC的分辨率。此外，還可將分辨率定義為DAC的最小輸出電壓和最大輸出電壓（參考電壓）之比。p 對于ADC來說，其分辨率通常用輸出數(shù)字信號的位寬數(shù)n來表示，其分辨2n個不同等級的模擬量，即量化單位。位寬數(shù)n越大，ADC能夠對模擬量的刻畫就越細致，量化誤差就越小。7.2.3 數(shù)據(jù)轉換器主要技術指標（2）轉換誤差p 轉換誤差指理想值與實際值之間的最大偏差。p 通常有兩種表示方法，一種使用LSB為單位表示，如精度LSB/2，表示實際值與理論值之間的最大差別為半個最低有效位。另一種表示方法采用滿量程的百分數(shù)表示（%FSR）。ADC與DAC均可使用精度表示其靜態(tài)特性。引起轉換誤差的四種

30、基本誤差，分別是線性誤差、微分線性誤差、失調(diào)誤差和增益誤差。其中，前兩項誤差在使用中無法對其進行調(diào)整或校正，后兩項誤差屬于可調(diào)整誤差。這四項對DAC的靜態(tài)精度有著決定性的影響。7.2.3 數(shù)據(jù)轉換器主要技術指標2、動態(tài)特性參數(shù)（1）建立時間p 建立時間是描述DAC轉換速度的一個重要參數(shù)，指輸入數(shù)字量變化后，輸出模擬量穩(wěn)定到相應數(shù)值范圍內(nèi)所經(jīng)歷的時間。p 輸入數(shù)字從全0變到全1（或從全1變到全0）時，建立時間最長，稱為滿量程變化的建立時間。p 一般器件手冊上給出的都是滿量程變化建立時間，其誤差范圍為LSB/2。p 建立時間的倒數(shù)即為轉換速率，也就是每秒鐘DAC至少可進行的轉換次數(shù)。p 滿量程變化

31、建立時間大于100us的為低速DAC，在50ns與1us之間的為高速DAC，小于50ns的為超高速DAC。7.2.3 數(shù)據(jù)轉換器主要技術指標2、動態(tài)特性參數(shù)（2）毛刺DAC中若輸入的數(shù)字量發(fā)生快速變化時易導致輸出信號出現(xiàn)毛刺。引起毛刺出現(xiàn)的主要兩個原因：第一個原因是DAC中模擬開關動作時間不一致。另一個原因是數(shù)字信號的快速翻轉過程被輸出到了轉換輸出端。除建立時間和毛刺外，其他描述DAC動態(tài)特性的參數(shù)還有信噪比（SNR）、無雜散動態(tài)范圍（SFDR）、總諧波失真加噪聲（THD+N）等。7.2.4 常用集成數(shù)據(jù)轉換器件數(shù)據(jù)轉換器是電子系統(tǒng)中必不可少的組成部分，被廣泛應用于信號探測等商業(yè)和軍事領域中，

32、目前生產(chǎn)ADC和DAC的主要廠家有ADI、TI、NI、PHILIP、MOTOROLA等。AD公司生產(chǎn)的數(shù)據(jù)轉換器一直保持市場領導地位，有代表性的產(chǎn)品有：AD7705（雙通道16位AD轉換器），AD5320（單片12位電壓輸出DAC）。美國國家半導體公司（NI）生產(chǎn)的有代表性數(shù)據(jù)轉換器有：（1）DAC0832，采樣頻率為八位的D/A轉換芯片，集成電路內(nèi)有兩級輸入寄存器，使DAC0832芯片具備雙緩沖、單緩沖和直通三種輸入方式，以便適于各種電路的需要(如要求多路D/A異步輸入、同步轉換等)。D/A轉換結果采用電流形式輸出。（2）ADC0809，8位逐次逼近式A/D轉換器。其內(nèi)部有一個8通道多路開關

33、，它可以根據(jù)地址碼鎖存譯碼后的信號，只選通8路模擬輸入信號中的一個進行A/D轉換。是目前國內(nèi)應用最廣泛的8位通用A/D芯片。7.3 數(shù)字系統(tǒng)的描述和設計方法7.3.1 數(shù)字系統(tǒng)的描述7.3.2 數(shù)字系統(tǒng)的設計方法7.3.3 數(shù)字系統(tǒng)的常用評價參考指標7.3.1 數(shù)字系統(tǒng)的描述數(shù)字電路發(fā)展到今天，其包含的晶體管數(shù)量已經(jīng)需要以億為單位進行統(tǒng)計，2012年Intel公司發(fā)布的IVB-E CPU 內(nèi)部包含18.6億個晶體管，AMD公司發(fā)布的Trinity APU 13.03億個晶體管。如果采用邏輯圖和邏輯代數(shù)的方法描述這些大規(guī)模的數(shù)字系統(tǒng)，可能數(shù)以千計的工程師花費數(shù)十年都不能達成目標。為了彌補這個缺陷

34、，以Verilog HDL和VHDL為代表的數(shù)字電路高層次描述方法應用而生。這兩種描述方法的誕生，在很大程度上，將數(shù)字電路工程師和研發(fā)人員從晶體管邏輯設計的低層次工作中分離，進而將注意力集中于大規(guī)模的數(shù)字電路抽象功能的高層次上，極大地提高的數(shù)字電路的設計效率。7.3.2 數(shù)字系統(tǒng)的設計方法數(shù)字系統(tǒng)的設計方法有主要有自頂向下和自底向上兩種方法。1、自頂向下自頂向下充分利用了數(shù)字系統(tǒng)可層次化設計的特點，將系統(tǒng)功能逐層細化，直至各個底層小模塊。步驟：明確系統(tǒng)所需的功能，確定系統(tǒng)的外圍接口。制定系統(tǒng)內(nèi)部功能框圖，并層層細化。設計和描述底層單元。2、自底向上自底向上方法對設計者的經(jīng)驗要求較高，通常設計者

35、根據(jù)系統(tǒng)功能的需求，以探索的方式，從小模塊開始，逐步推導、擴大和求證，最終完成整個系統(tǒng)的設計。7.3.3 數(shù)字系統(tǒng)的常用評價參考指標本節(jié)以生活中最常見的數(shù)字系統(tǒng)手機為例，說明數(shù)字系統(tǒng)的常用評價指標。通常，大眾對手機的評價主要有兩點：（1）運行速度夠不夠快？（2）待機時間有多長？這兩點真實地反映了數(shù)字系統(tǒng)的兩個評價指標：工作頻率和功耗。此外，在實現(xiàn)相同功能的前提下，數(shù)字系統(tǒng)的資源使用數(shù)量（或者數(shù)字系統(tǒng)的面積）也是數(shù)字系統(tǒng)的一個重要評價指標。7.3.3 數(shù)字系統(tǒng)的常用評價參考指標1、時鐘頻率時鐘是整個數(shù)字系統(tǒng)的驅動，時鐘信號在不停地翻轉中將信號逐級向下一級傳遞。如果時鐘信號停止翻轉，整個數(shù)字系統(tǒng)也

36、就隨之停止工作。那么，在相等的一段時間內(nèi)，如果時鐘的翻轉次數(shù)（時鐘頻率）更高，也就意味著更多的輸入數(shù)據(jù)被處理。即，時鐘頻率越高，電路的處理能力越強。因此，在一定程度上，時鐘頻率是評估數(shù)字系統(tǒng)性能的一個重要指標。7.3.3 數(shù)字系統(tǒng)的常用評價參考指標2、功耗功耗是所有的電路（包括模擬電路和數(shù)字電路）都必須給出的一個評價指標，指的是在單位時間中所消耗的能源的數(shù)量，單位為W。圖7.3.4 算法復雜度、電路處理能力和功耗發(fā)展趨勢示意圖7.3.3 數(shù)字系統(tǒng)的常用評價參考指標3、資源使用數(shù)量（面積）資源使用數(shù)量（面積）也是數(shù)字系統(tǒng)一個重要的評價指標。p 通常，數(shù)字電路的資源使用數(shù)量（面積）越小，由其所構成

37、的數(shù)字系統(tǒng)體積也越小，便攜性也就越好。p 同時，數(shù)字系統(tǒng)在等量體積前提下，數(shù)字電路模塊的的資源使用數(shù)量（面積）越小，系統(tǒng)就可以集成和容納更多的電路模塊，提升數(shù)字系統(tǒng)的整體功能和性能。p 此外，資源使用數(shù)量（面積）小可以降低生產(chǎn)成本。7.4 數(shù)字系統(tǒng)設計實例本節(jié)將給出一個數(shù)字系統(tǒng)的完整設計，通過該設計講述以Verilog HDL為代表的描述方法在數(shù)字系統(tǒng)設計中如何應用。同時，使用Quartus II 9.0工具，在Altera Stratix FPGA平臺上完成了該數(shù)字系統(tǒng)的實現(xiàn)。7.4.1功能需求7.4.2設計分析7.4.3各模塊實現(xiàn)7.4.4仿真結果7.4.5FPGA實現(xiàn)結果7.4.1 功能

38、需求設計一個簡單的電子時鐘，其功能要求點如下：1.時鐘功能：完成分時的正確計數(shù)并顯示；2.鬧鐘定時：實現(xiàn)定時提醒及定時報時，利用二極管發(fā)光表示報時聲音；3.時鐘校時：當認為時鐘不準確時，可以分別對分時進行調(diào)整；4.秒表功能：利用4個數(shù)碼管完成秒表顯示：A、精度達100ms；B、可以清零；C、可暫停，并可隨時記時、暫停后記錄數(shù)據(jù)，最大計時為999.9s。7.4.2 設計分析采用自頂向下的設計方法，據(jù)功能需求可知，該數(shù)字系統(tǒng)可劃分為4個部分：計時控制模塊為該數(shù)字系統(tǒng)的核心模塊，完成核心功能（諸如時鐘計時、鬧鐘、秒表等功能）以及各功能之間的切換，該模塊直接決定了系統(tǒng)能否完成規(guī)定的功能，同時該模塊的設

39、計結構也直接反映了該數(shù)字系統(tǒng)性能的好壞。7.4.2 設計分析p 按鍵采集模塊由按鍵電路和信號采集電路構成，其關鍵在于信號采集過程中需消除由于機械原因帶來的按鍵不良接觸。p 顯示模塊由四位7段共陽數(shù)碼管構成，用于顯示時間。p 報警模塊由1個發(fā)光二極管構成，用于鬧鐘報警和整點報警。圖7.4.2 按鍵電路圖7.4.3 四位7段共陽數(shù)碼管7.4.3 各模塊實現(xiàn)計時控制模塊是該數(shù)字系統(tǒng)的核心，重點陳述和說明該模塊的設計思路和方案。首先，分析整個數(shù)字系統(tǒng)的驅動時鐘的設計方案。時鐘功能、鬧鐘功能和校時功能的最小計時單位為1s，秒表的最小計時單位為0.1s，而外部輸入時鐘為50MHz，因此，需要對外部時鐘進行

40、分頻，以滿足各個特定功能對最小計時精度的需求。需設計兩個分頻模塊給計時控制模塊提供所需的時鐘信號，其中一個分頻模塊將50MHz時鐘分頻為1Hz（周期為1s），另一個分頻模塊將50MHz時鐘分頻為10Hz（周期為0.1s）。數(shù)碼管需要采用掃描顯示的方式，其掃描間隔時間為1ms，因此，還需一個分頻模塊，用于將50MHz時鐘分頻為1KHz（周期為1ms）。7.4.3 各模塊實現(xiàn)計時控制模塊是該數(shù)字系統(tǒng)的核心，重點陳述和說明該模塊的設計思路和方案。其次，根據(jù)功能需求對計時控制模塊的控制功能進行詳細劃分?？刹捎媚Ｊ娇刂频姆绞?，通過2bit的控制信號來控制該模塊應提供的四種工作模式：正常計時、鬧鐘設置及提

41、醒、調(diào)試調(diào)分、秒表計時。 其中，正常計時、鬧鐘設置及提醒和調(diào)試調(diào)分的時鐘周期為1s；秒表計時的時鐘周期為0.1s。7.4.3 各模塊實現(xiàn)圖7.4.4 計時控制模塊詳細層次劃分7.4.3 各模塊實現(xiàn)1、分頻模塊首先，以時鐘二分頻為例，說明偶數(shù)分頻的原理和方法。圖7.4.5為時鐘二分頻的功能波形，可以看出，時鐘clk每隔一個上升沿，輸出信號就會發(fā)生翻轉。這也就意味著，二分頻的核心在于一以clk為驅動源的模2同步計數(shù)器，該計數(shù)器計數(shù)初值為0，計數(shù)值為0、1，當計數(shù)值等于1時，輸出信號進行翻轉。圖7.4.5 時鐘二分頻功能波形7.4.3 各模塊實現(xiàn)1、分頻模塊根據(jù)第五章中所講述的時序電路設計原理，可設

42、計一模2同步計數(shù)器，以其為核心的二分頻電路結構如圖(a)所示，與之相對應的Verilog HDL描述如圖(b)所示。always(posedge clk_in)begin if (rst_n=1b0) clk_out = 1b0; else clk_out = clk_outend(b) Verilog HDL描述(a)電路結構偶數(shù)分頻：以系統(tǒng)外部參考時鐘為觸發(fā)條件做一個加計數(shù)器，當計數(shù)器值為(n/2-1)時，輸出時鐘發(fā)生跳轉。7.4.3 各模塊實現(xiàn)1、分頻模塊本題目中分頻模塊2（將50MHz時鐘分頻為0.1s）設計如下：分頻模塊2設計方法：設置為模為2499999的同步計數(shù)器，在計數(shù)值等于2

43、499999時，將輸出信號翻轉。分頻模塊1（將50MHz時鐘分頻為1Hz）與分頻模塊3（將50MHz時鐘分頻為1KHz）設計方法同分頻模塊2，在此不再詳述。模塊端口名稱模塊端口名稱 輸入輸入/輸出輸出 位寬位寬 功能說明功能說明clk輸入1輸入時鐘，50MHzrst_n輸入1系統(tǒng)復位信號，低電平復位clk_0p1s輸出1分頻后時鐘，周期0.1s分頻模塊2端口說明7.4.3 各模塊實現(xiàn)2、計時和校時（調(diào)試調(diào)分）功能模塊首先分析計時和校時模塊的功能需求，計時模塊需完成以下功能：1)工作模式選擇與切換：mode=00時為普通時鐘計時狀態(tài)，mode=01時為鬧鈴定時狀態(tài)，mode=10時為時鐘校時狀態(tài)

44、，mode=11時為秒表計時狀態(tài)；2)時鐘計時功能：能夠正確完成秒、分、時的正常計數(shù)；3)校時功能：能夠接收按鍵值，并正確調(diào)整分、時值，并在校時功能完成后，能夠在校時后的數(shù)值上繼續(xù)正確計時；4)數(shù)值輸出功能：能分別正確地輸出分、時的個位和十位數(shù)據(jù)給數(shù)碼管顯示模塊；7.4.3 各模塊實現(xiàn)2、計時和校時（調(diào)試調(diào)分）功能模塊計時和校時模塊工作流程7.4.3 各模塊實現(xiàn)3、鬧鐘設置與提醒模塊首先鬧鐘設置與提醒模塊功能需求，該模塊需完成以下功能：1) 工作模式選擇與切換：mode=00時為普通時鐘計時狀態(tài)，mode=01時為鬧鈴定時狀態(tài)，mode=10時為時鐘校時狀態(tài)，mode=11時為秒表計時狀態(tài)；2

45、) 鬧鐘設置功能：能夠正確設置鬧鐘的分、時數(shù)值；3) 鬧鐘設置標志：在鬧鐘設置完成后，能夠標識當前是否設定鬧鐘；4) 鬧鐘提醒功能：鬧鐘設置過程中和設置完成后，時鐘能夠正常計數(shù)；在時鐘計數(shù)至鬧鐘設定時間時，能夠發(fā)出提醒。7.4.3 各模塊實現(xiàn)3、鬧鐘設置與提醒模塊端口名稱端口名稱輸入輸入/輸出輸出位寬位寬功能說明功能說明clk_1s輸入1輸入時鐘，工作頻率1Hz。rst_n輸入1系統(tǒng)復位信號，低電平復位。turn輸入1鬧鐘調(diào)時調(diào)分切換控制信號，turn=1時，調(diào)整分；turn=0時，調(diào)整時。mode輸入2工作模式控制信號，mode=00時為普通時鐘計時狀態(tài)，mode=01時為鬧鈴定時狀態(tài)，mo

46、de=10時為時鐘校時狀態(tài)，mode=11時為秒表計時狀態(tài)。alarm_min1輸出4鬧鐘分鐘計數(shù)值十位。alarm_min0輸出4鬧鐘分鐘計數(shù)值個位。alarm_hour1輸出4鬧鐘小時計數(shù)值十位。alarm_hour0輸出4鬧鐘小時計數(shù)值個位。alarm_set輸出1鬧鐘設置狀態(tài)標志，高電平輸出有效。alarm_alert輸出1鬧鐘輸出提醒，高電平輸出有效。表7.4.3 鬧鐘設置與提醒模塊端口說明7.4.3 各模塊實現(xiàn)3、鬧鐘設置與提醒模塊根據(jù)以上端口設置和工作原理，該模塊工作流程如下：1)檢測mode值是否為2b01，若相等，則系統(tǒng)啟動鬧鐘設置和提醒模塊；2)在鬧鐘工作模式下，時間初始值

47、為00:00。首先，檢測turn值。若為高電平，則分鐘值遞加；若為低電平，則小時值遞加。3)在鬧鐘設置過程中，若mode值由2b01切換為其他數(shù)值，則鬧鐘停止設置，最終的值即為鬧鐘時間。4)若鬧鐘設定值不等于00:00，則說明當前已經(jīng)設定鬧鐘，則將alarm_set置為高電平，標識鬧鐘已經(jīng)設定。5)系統(tǒng)在正常計時過程中，若計時時間等于鬧鐘設定的時間，則將alarm_alert置為高電平，開啟提醒裝置。7.4.3 各模塊實現(xiàn)4、秒表模塊首先秒表功能需求，該模塊需完成以下功能：1)工作模式選擇與切換：mode=00時為普通時鐘計時狀態(tài)，mode=01時為鬧鈴定時狀態(tài)，mode=10時為時鐘校時狀態(tài)

48、，mode=11時為秒表計時狀態(tài)；2)精度：100ms，最大計時為999.9s；端口名稱端口名稱輸入輸入/輸出輸出位位寬寬功能說明功能說明clk_1s輸入1輸入時鐘，工作頻率1Hz。rst_n輸入1系統(tǒng)復位信號，低電平復位。pause輸入1秒表暫?？刂菩盘?，高電平時秒表計數(shù)；低電平時秒表暫停。mode輸入2工作模式控制信號，mode=00時為普通時鐘計時狀態(tài)，mode=01時為鬧鈴定時狀態(tài)，mode=10時為時鐘校時狀態(tài)，mode=11時為秒表計時狀態(tài)。st_3輸出4秒表計數(shù)最高位st_2輸出4秒表計數(shù)次高位st_1輸出4秒表計數(shù)第三位st_0輸出4秒表計數(shù)第四位7.4.3 各模塊實現(xiàn)4、秒表

49、模塊根據(jù)以上端口設置和工作原理，該模塊工作流程如下：1)檢測mode值是否為2b11，若相等，則系統(tǒng)啟動秒表模塊；2)在鬧鐘工作模式下，檢測pause值，若為高電平，則秒表遞加計數(shù)；否則，秒表暫停計數(shù)，保持暫停前計數(shù)值。3)若計數(shù)值超過999.9s，則停止計數(shù)，計數(shù)值保持。7.4.3 各模塊實現(xiàn)5、顯示分配模塊該模塊的功能在于決定當前數(shù)碼管應顯示哪個模塊的運算結果。依據(jù)工作模式控制信號mode的值，可知：p mode=00時應顯示時鐘正常計時數(shù)值；p mode=01時，應顯示鬧鈴設置數(shù)值；p mode=10時，應顯示時鐘校時數(shù)值；p mode=11，應顯示秒表計時數(shù)值。7.4.3 各模塊實現(xiàn)5

50、、顯示分配模塊端口名稱端口名稱輸入輸入/輸出輸出位寬位寬功能說明功能說明clk輸入1輸入時鐘，工作頻率50MHz。rst_n輸入1系統(tǒng)復位信號，低電平復位。mode輸入2工作模式控制信號，mode=00時為普通時鐘計時狀態(tài)，mode=01時為鬧鈴定時狀態(tài)，mode=10時為時鐘校時狀態(tài)，mode=11時為秒表計時狀態(tài)。alarm_min1輸入4鬧鐘分鐘計數(shù)值十位。alarm_min0輸入4鬧鐘分鐘計數(shù)值個位。alarm_hour1輸入4鬧鐘小時計數(shù)值十位。alarm_hour0輸入4鬧鐘小時計數(shù)值個位。clk_min1輸入4分鐘計數(shù)值十位。clk_min0輸入4分鐘計數(shù)值個位。clk_hour

51、1輸入4小時計數(shù)值十位。clk_hour0輸入4小時計數(shù)值個位。st_3輸入4秒表計數(shù)最高位st_2輸入4秒表計數(shù)次高位st_1輸入4秒表計數(shù)第三位st_0輸入4秒表計數(shù)第四位data_3輸出4數(shù)碼管最高位data_2輸出4數(shù)碼管次高位data_1輸出4數(shù)碼管第三位data_0輸出4數(shù)碼管第四位7.4.3 各模塊實現(xiàn)6、數(shù)碼管掃描顯示模塊數(shù)碼管掃描顯示模塊的功能需求在于顯示時鐘的數(shù)值?？刹捎?位7段共陽數(shù)碼管實現(xiàn)。其中，4位7段共陽數(shù)碼管有4個位控制端口，決定顯示哪一位數(shù)碼管，可采用掃描輸出的方法；7個段控制端口：a，b，c，d，e，f，g，決定每位數(shù)碼管顯示的數(shù)字。具體實現(xiàn)方案為：使用同步掃

52、描電路，對4個位控制端口進行掃描，使得同一個時刻只有一個數(shù)碼管亮，每隔0.5ms掃描一次，由于眼睛的視覺停留效應，會使得顯示結果達到4位同時亮的效果。這樣可以節(jié)省3/4的電能消耗。掃描控制方式為：采用0.5ms的掃描時鐘clk_0p5ms，上升沿觸發(fā)模為4的同步計數(shù)器counter，counter=0顯示小時的高位；counter=1顯示小時的低位；counter=2顯示分鐘的高位；counter=3顯示分鐘的低位。7.4.3 各模塊實現(xiàn)6、數(shù)碼管掃描顯示模塊端口名稱端口名稱 輸入輸入/輸出輸出位寬位寬功能說明功能說明clk_1s輸入1輸入時鐘，工作頻率1Hz。rst_n輸入1系統(tǒng)復位信號，低

53、電平復位。out_3輸入4數(shù)碼管最高位out_2輸入4數(shù)碼管次高位out_1輸入4數(shù)碼管第三位out_0輸入4數(shù)碼管第四位seg_out輸出67個段控制端口seg_sel輸出44個位控制端口表7.4.6 數(shù)碼管掃描顯示端口說明7.4.3 各模塊實現(xiàn)7、按鍵消抖模塊通常情況下，由機械結構所構成的彈性開關在觸點開和關時，并不能如理想情況所示，在閉合和斷開時會存在一定的抖動，不會穩(wěn)定地瞬間導通或者閉合。為了避免這種缺點，通常需采用按鍵消抖措施。一般情況，抖動時間的長短由按鍵的機械特性決定，為5ms10ms。這是一個很重要的時間參數(shù)，在很多場合都要用到。按鍵穩(wěn)定閉合時間的長短則是由操作人員的按鍵動作決

54、定的，一般為零點幾秒至數(shù)秒。因此，鍵抖動會引起一次按鍵被誤讀多次。為了消除這種現(xiàn)象，必須去除按鍵抖動。理想按鍵輸入特性實際鍵盤輸入特性7.4.4 仿真結果仿真過程中，使用了Mentor公司研發(fā)的Modelsim作為仿真工具。1、分頻功能此處以50MHz分頻為0.1s的功能為例，驗證分頻功能是否正確。波形圖所示，在計數(shù)器等于2499999時，輸出的時鐘信號clk_0p1s的值發(fā)生了翻轉。由此可見，該分頻功能正確。分頻前后的時鐘波形分頻過程中計數(shù)器7.4.4 仿真結果2、時鐘計時功能圖7.4.12和圖7.4.13中信號mode為工作模式控制信號，mode=200時，系統(tǒng)處于時鐘計時和顯示模式下。信

55、號clk_hour1和clk_hour0分別為時鐘小時顯示的十位和個位，信號clk_min1和clk_min0分別為時鐘分鐘顯示的十位和個位。分鐘計時小時計時p 在時鐘計時模式下，分鐘能夠正常進行計時，并且在分鐘為59min的下一分鐘時，分鐘值能夠返回00min。p 在時鐘計時模式下，小時數(shù)值也能夠正常進行計時，并且在小時數(shù)值為23小時的時候，下一小時其數(shù)值能夠返回為00。7.4.4 仿真結果3、時鐘校時功能信號turn為調(diào)時調(diào)分控制信號，turn=1b1時，進行分鐘累加；turn=1b0時，進行小時累加。校時工作校時后正確切換到計時功能p mode=210時，turn=1b1時，分鐘數(shù)值進行了正確的累加；turn=1b0時，小時數(shù)值進行了正確的累加。p 在校時模式結束后，時間被調(diào)整到了21:52，系統(tǒng)轉到計時模式后，能夠正確地在校時結果的基礎上繼續(xù)正確地完成計時功能。7.4.4 仿真結果4、鬧鐘設置及提醒功能mode=201時，系統(tǒng)處于鬧鐘設置工作模式下。鬧鐘設置：調(diào)分7.