ch8可編程邏輯器件

1、第八章可編程邏輯器件PLD, Programmable Logic Device連接線與點(diǎn)增多連接線與點(diǎn)增多抗干擾下降抗干擾下降傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時(shí)傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時(shí) （SSI MSI)焊點(diǎn)多，可靠性下降焊點(diǎn)多，可靠性下降系統(tǒng)規(guī)模增加成本升高系統(tǒng)規(guī)模增加成本升高功耗增加功耗增加占用空間擴(kuò)大占用空間擴(kuò)大8.1 概述概述一、一、PLD的基本特點(diǎn)的基本特點(diǎn)1. 數(shù)字集成電路從功能上有分為通用型、專(zhuān)用型兩大類(lèi)數(shù)字集成電路從功能上有分為通用型、專(zhuān)用型兩大類(lèi)2. PLD的特點(diǎn)：是一種按通用器件來(lái)生產(chǎn)，但邏輯功能是由的特點(diǎn)：是一種按通用器件來(lái)生產(chǎn)，但邏輯功能是由用戶通過(guò)對(duì)器件編程來(lái)設(shè)定的用

2、戶通過(guò)對(duì)器件編程來(lái)設(shè)定的數(shù)字系統(tǒng)半定制半定制標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元（Standard Cell）門(mén)陣列門(mén)陣列（Gate Array）可編程邏輯器件可編程邏輯器件（Programmable Logic Device，PLD）近年來(lái)近年來(lái)PLD從芯片密度、速度等方面發(fā)展迅速，已成為一從芯片密度、速度等方面發(fā)展迅速，已成為一個(gè)重要分支。個(gè)重要分支。專(zhuān)用集成電路（簡(jiǎn)稱專(zhuān)用集成電路（簡(jiǎn)稱ASIC）系統(tǒng)放在一個(gè)芯片內(nèi)系統(tǒng)放在一個(gè)芯片內(nèi)用戶定制用戶定制集成電路集成電路ASIC全定制（全定制（Full Custom Design IC）廠商直接做出。廠商直接做出。如：表芯如：表芯廠商做出半成品廠商做出半成品半定制（

3、半定制（Semi-Custom Design IC）二、二、PLD的發(fā)展和分類(lèi)的發(fā)展和分類(lèi)PROM是最早的是最早的PLD1.PAL 可編程邏輯陣列可編程邏輯陣列2.FPLA 現(xiàn)場(chǎng)可編程陣列邏輯現(xiàn)場(chǎng)可編程陣列邏輯3.GAL 通用陣列邏輯通用陣列邏輯4.EPLD 可擦除的可編程邏輯器件可擦除的可編程邏輯器件5.FPGA 現(xiàn)場(chǎng)可編程門(mén)陣列現(xiàn)場(chǎng)可編程門(mén)陣列6.ISP-PLD 在系統(tǒng)可編程的在系統(tǒng)可編程的PLD三、三、LSI中用的邏輯圖符號(hào)中用的邏輯圖符號(hào)8.3 PAL（Programmable Array Logic）8.3.1 PAL的基本電路結(jié)構(gòu)的基本電路結(jié)構(gòu)一、基本結(jié)構(gòu)形式一、基本結(jié)構(gòu)形式最簡(jiǎn)單

4、的形式為：最簡(jiǎn)單的形式為： 可編程可編程“與與”陣列陣列 + 固定固定“或或”陣列陣列 + 輸出電路輸出電路二、編程單元二、編程單元出廠時(shí)，出廠時(shí)，所有的交叉點(diǎn)均有熔絲所有的交叉點(diǎn)均有熔絲1. 專(zhuān)用輸出基本門(mén)陣列結(jié)構(gòu)專(zhuān)用輸出基本門(mén)陣列結(jié)構(gòu)一個(gè)輸入一個(gè)輸入四個(gè)乘積項(xiàng)且通過(guò)四個(gè)乘積項(xiàng)且通過(guò)或非門(mén)低電平輸出或非門(mén)低電平輸出 如輸出采用或門(mén)，為高電平有效如輸出采用或門(mén)，為高電平有效PAL器件。器件。 若采用互補(bǔ)輸出的或門(mén)，為互補(bǔ)若采用互補(bǔ)輸出的或門(mén)，為互補(bǔ)輸出器件。輸出器件。輸入信號(hào)輸入信號(hào)四個(gè)乘積項(xiàng)四個(gè)乘積項(xiàng)8.3.2 PAL的輸出電路結(jié)構(gòu)和反饋形式的輸出電路結(jié)構(gòu)和反饋形式2. 可編程可編程I/O輸

5、出結(jié)構(gòu)輸出結(jié)構(gòu)可編程可編程I/O結(jié)構(gòu)如下圖所示。結(jié)構(gòu)如下圖所示。8個(gè)乘積項(xiàng)個(gè)乘積項(xiàng)兩個(gè)輸入，一個(gè)來(lái)自外部?jī)蓚€(gè)輸入，一個(gè)來(lái)自外部I，另一來(lái)自反饋，另一來(lái)自反饋I/O當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)門(mén)開(kāi)通，門(mén)開(kāi)通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積項(xiàng)為低電平時(shí)，三態(tài)門(mén)關(guān)斷，是輸入。項(xiàng)為低電平時(shí)，三態(tài)門(mén)關(guān)斷，是輸入。3. 寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。8個(gè)乘積項(xiàng)個(gè)乘積項(xiàng)或門(mén)的輸出通過(guò)或門(mén)的輸出通過(guò)D觸發(fā)器，觸發(fā)器，在在CP的上升沿時(shí)到達(dá)輸出。的上升沿時(shí)到達(dá)輸出。觸發(fā)器的觸發(fā)器的Q端可以端可以

6、通過(guò)三態(tài)緩沖器通過(guò)三態(tài)緩沖器送到輸出引腳送到輸出引腳觸發(fā)器的反相端反饋回與觸發(fā)器的反相端反饋回與陣列，作為輸入信號(hào)參與陣列，作為輸入信號(hào)參與更復(fù)雜的時(shí)序邏輯運(yùn)算更復(fù)雜的時(shí)序邏輯運(yùn)算CP和使能是和使能是PAL的公共端的公共端4. 帶異或門(mén)的寄存器型輸出結(jié)構(gòu)：帶異或門(mén)的寄存器型輸出結(jié)構(gòu)：增加了一個(gè)異或門(mén)增加了一個(gè)異或門(mén)把乘積項(xiàng)分割成兩把乘積項(xiàng)分割成兩個(gè)和項(xiàng)個(gè)和項(xiàng)兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后，兩個(gè)和項(xiàng)在觸發(fā)器的輸入端異或之后，在時(shí)鐘上升沿到來(lái)時(shí)存入觸發(fā)器內(nèi)在時(shí)鐘上升沿到來(lái)時(shí)存入觸發(fā)器內(nèi) 有些有些PAL器件是由數(shù)個(gè)同一結(jié)構(gòu)類(lèi)型組成，有的則是由不器件是由數(shù)個(gè)同一結(jié)構(gòu)類(lèi)型組成，有的則是由不同類(lèi)型結(jié)構(gòu)混

7、合組成。同類(lèi)型結(jié)構(gòu)混合組成。 如由如由8個(gè)寄存器型輸出結(jié)構(gòu)組成的個(gè)寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為器件命名為PAL16R8，由，由8個(gè)可編程個(gè)可編程I/O結(jié)構(gòu)組成的結(jié)構(gòu)組成的PAL器件則命名為器件則命名為PAL16L8。二、通用陣列邏輯二、通用陣列邏輯GALGAL器件器件 采用采用E2CMOS工工藝和靈活的輸出結(jié)構(gòu)，藝和靈活的輸出結(jié)構(gòu)，有電擦寫(xiě)反復(fù)編程的有電擦寫(xiě)反復(fù)編程的特性。特性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配的輸出結(jié)構(gòu)配置了可以任意組態(tài)的置了可以任意組態(tài)的輸 出 邏 輯 宏 單 元輸 出 邏 輯 宏 單 元OLMC（Output Logic Macro Cell）GAL器

8、件的器件的電路構(gòu)成電路構(gòu)成不可編程不可編程或陣列或陣列可編程與陣列可編程與陣列I2I0I1O2O0O1可編程輸出可編程輸出邏輯宏單元邏輯宏單元（OLMC）8.4 通用邏輯陣列通用邏輯陣列 GAL8.4.1 電路結(jié)構(gòu)形式電路結(jié)構(gòu)形式可編程可編程“與與”陣列陣列 + 固定固定“或或”陣列陣列 + 可編程輸出電路可編程輸出電路 OLMC編程單元編程單元采用采用E2CMOS 可改寫(xiě)可改寫(xiě)不可編程不可編程或陣列或陣列可編程與陣列可編程與陣列I2I0I1O2O0O1可編程輸出可編程輸出邏輯宏單元邏輯宏單元（OLMC）GAL和PAL在結(jié)構(gòu)上的區(qū)別見(jiàn)下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu) 適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL

9、就可以在功能上代替前面討論過(guò)的PAL各種輸出類(lèi)型以及其派生類(lèi)型GAL16V88.4.2 OLMC數(shù)據(jù)選擇器8.5 可擦除的可編程邏輯陣列可擦除的可編程邏輯陣列EPLD一、結(jié)構(gòu)特點(diǎn)一、結(jié)構(gòu)特點(diǎn)相當(dāng)于相當(dāng)于“與與-或或”陣列（陣列（PAL） + OLMC二、采用二、采用EPROM工藝工藝 集成度提高集成度提高 8.6 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 n復(fù)雜的可編程邏輯器件復(fù)雜的可編程邏輯器件(complex programmablelogic device), 簡(jiǎn)稱簡(jiǎn)稱CPLD。 nCPLD基本結(jié)構(gòu)由可編程內(nèi)連線、邏輯塊和基本結(jié)構(gòu)由可編程內(nèi)連線、邏輯塊和I/O單元單元組成。邏輯塊內(nèi)電路豐富多

10、樣組成。邏輯塊內(nèi)電路豐富多樣, 這些塊構(gòu)成矩陣這些塊構(gòu)成矩陣, 經(jīng)經(jīng)可編程內(nèi)連線實(shí)現(xiàn)互連。可編程內(nèi)連線實(shí)現(xiàn)互連。 nCPLD的品種繁多的品種繁多, 下面以下面以Altera的的FLEX 10K器件結(jié)器件結(jié)構(gòu)來(lái)說(shuō)明構(gòu)來(lái)說(shuō)明CPLD的原理。的原理。 Altera CPLD器件可分為EPLD和FLEX產(chǎn)品系列 EPLD包括有Classic.FLASH logic. MAX500070009000系列 FLEX包括FLEX 10K/8000/6000系列FLEX 10K器件系列的特點(diǎn)如下（1）它是工業(yè)界第一種嵌入式可編程邏輯器件，提供在單個(gè)器件中的系統(tǒng)集成。（2）高密度.（3）系統(tǒng)級(jí)特點(diǎn).（4）靈活內(nèi)

11、部連接.（5）增強(qiáng)功能I/O引腳.（6）具有快速建立時(shí)間和時(shí)鐘延時(shí)的外部寄存器（7）多種封裝方式可任意選擇。（8）工作在486和奔騰PC機(jī)型以及Sun SPARstation,HP 9000 Series 700/800和IBM RISC systerm/6000工作站等平臺(tái)上的Altera MAX+PLUS II開(kāi)發(fā)系統(tǒng)支持軟件設(shè)計(jì)和自動(dòng)布局布線n 具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列n 具有實(shí)現(xiàn)普通功能的邏輯陣列。n 10000250000個(gè)可用門(mén)。n 高達(dá)40960位內(nèi)部RAM，所有這些都在不減少 邏輯能力的情況下使用n 支持多電壓I/O接口。n 在FLEX 10KA器件允許輸入引腳的電壓為5.0

12、V，在FLEX 10KB器件中容 許輸入引腳電壓為3.3V和5.5Vn 低功耗n FLEX 10K 和FLEX 10KA器件遵守全PCI總線規(guī)定。n 內(nèi)帶JTAG邊界掃描測(cè)試電路。n 器件采用先進(jìn)的SRAM工藝制造并可在2.5V，3.3V，5.5V電源電壓下工作n通過(guò)外部EPROM，集成控制器或JTAG接口實(shí)現(xiàn)在電路可重構(gòu)。n時(shí)鐘鎖定和時(shí)鐘自舉選項(xiàng)有助于減小時(shí)鐘延遲/變形和對(duì)時(shí)鐘進(jìn)行倍頻。n器件內(nèi)低變形時(shí)鐘樹(shù)行分布。n所有器件都經(jīng)過(guò)100%功能測(cè)試 n快速，可預(yù)測(cè)連線延時(shí)的快速通道連續(xù)式布線結(jié)構(gòu)。n實(shí)現(xiàn)快速加法器，計(jì)數(shù)器和比較器的專(zhuān)用進(jìn)位鏈。n實(shí)現(xiàn)高速，多輸入邏輯函數(shù)的專(zhuān)用進(jìn)位鏈。n模擬三態(tài)能

13、實(shí)現(xiàn)內(nèi)部三態(tài)總線。n多達(dá)6個(gè)全局時(shí)鐘信號(hào)和4個(gè)全局清除信號(hào)。n每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制。n每個(gè)I/O引腳都有漏極開(kāi)路選擇n可編程輸出電壓的百率控制可以減小開(kāi)關(guān)噪聲。FLEX 10KFLEX 10K器件的結(jié)構(gòu)器件的結(jié)構(gòu) 每一個(gè)每一個(gè)FLEX 10K器件包含一個(gè)實(shí)現(xiàn)存儲(chǔ)和專(zhuān)用邏輯功能的器件包含一個(gè)實(shí)現(xiàn)存儲(chǔ)和專(zhuān)用邏輯功能的嵌入陣列嵌入陣列; 一個(gè)實(shí)現(xiàn)一般邏輯的邏輯陣列一個(gè)實(shí)現(xiàn)一般邏輯的邏輯陣列; 一個(gè)可編程的內(nèi)連線帶。一個(gè)可編程的內(nèi)連線帶。 嵌入陣列由一系列嵌入陣列塊嵌入陣列由一系列嵌入陣列塊(EAB)構(gòu)成。每個(gè)構(gòu)成。每個(gè)EAB可提供可提供100到到600門(mén)以實(shí)現(xiàn)復(fù)雜的邏輯功能。門(mén)以實(shí)

14、現(xiàn)復(fù)雜的邏輯功能。 邏輯陣列由邏輯陣列塊邏輯陣列由邏輯陣列塊(LAB)構(gòu)成構(gòu)成, 每個(gè)邏輯塊類(lèi)似于一個(gè)低每個(gè)邏輯塊類(lèi)似于一個(gè)低密度的密度的PLD。 嵌入陣列和邏輯陣列的結(jié)合，提供了嵌入式門(mén)陣列的高性能嵌入陣列和邏輯陣列的結(jié)合，提供了嵌入式門(mén)陣列的高性能和高密度。和高密度。 FLEX 10K器件內(nèi)部的信號(hào)連接以及與器件管腳的信號(hào)連接器件內(nèi)部的信號(hào)連接以及與器件管腳的信號(hào)連接, 由快速互連通道完成。由快速互連通道完成。 每個(gè)每個(gè)I/O管腳由位于快速通道互聯(lián)的每個(gè)行列兩端的管腳由位于快速通道互聯(lián)的每個(gè)行列兩端的I/O單元單元(IOE)輸入。輸入。 FLEX 10K器件在上電時(shí)，通過(guò)保存在器件在上電時(shí)

15、，通過(guò)保存在Altera串行配置串行配置EPROM中的數(shù)據(jù)，或系統(tǒng)控制器提供的數(shù)據(jù)進(jìn)行配置。中的數(shù)據(jù)，或系統(tǒng)控制器提供的數(shù)據(jù)進(jìn)行配置。FLEX 10K器件經(jīng)過(guò)配置后，可以裝入新的配置數(shù)據(jù)，實(shí)現(xiàn)在線重新配器件經(jīng)過(guò)配置后，可以裝入新的配置數(shù)據(jù)，實(shí)現(xiàn)在線重新配置。置。 FLEX 10K的EABn什么是EAB? 容量為2Kbit的RAMn可以配置為存儲(chǔ)器或者邏輯函數(shù)n實(shí)現(xiàn)兆功能（Megafunctionn實(shí)現(xiàn)存儲(chǔ)器或者特殊的邏輯函數(shù)比單個(gè)的邏輯單元(LE)更有效LE嵌入式陣列嵌入式陣列邏輯陣列邏輯陣列LELELELELELELELELELELELELELELELELELELELELELELELELEL

16、ELELELELELELELELELELELELELEEABEABEABEABEAB嵌入陣列塊嵌入陣列塊 (EAB) (EAB) 嵌入陣列塊是一嵌入陣列塊是一種在輸入輸出端口上種在輸入輸出端口上帶有寄存器的靈活帶有寄存器的靈活RAMRAM電路電路, , 用來(lái)實(shí)現(xiàn)一般用來(lái)實(shí)現(xiàn)一般門(mén)陣列的宏功能。門(mén)陣列的宏功能。 邏輯功能通過(guò)配邏輯功能通過(guò)配置過(guò)程中對(duì)置過(guò)程中對(duì)EABEAB的編程的編程產(chǎn)生一個(gè)產(chǎn)生一個(gè)LUT(LUT(查找表查找表) )來(lái)實(shí)現(xiàn)。來(lái)實(shí)現(xiàn)。 較大的較大的RAMRAM塊可以塊可以由多個(gè)由多個(gè)EABEAB連接產(chǎn)生。連接產(chǎn)生。如果必要如果必要, ,一個(gè)器件里一個(gè)器件里的所有的所有EABEAB可

17、級(jí)聯(lián)形成可級(jí)聯(lián)形成一個(gè)一個(gè)RAMRAM塊。塊。 邏輯陣列塊邏輯陣列塊(LAB) (LAB) FLEX 10K FLEX 10K 的邏輯陣列塊包的邏輯陣列塊包括括8 8個(gè)邏輯單元個(gè)邏輯單元(LE), (LE), 相關(guān)的進(jìn)相關(guān)的進(jìn)位鏈和級(jí)聯(lián)鏈、位鏈和級(jí)聯(lián)鏈、LABLAB控制信號(hào)以控制信號(hào)以及及LABLAB局部互連局部互連線。線。 每個(gè)每個(gè)LABLAB提提供供4 4個(gè)可供所有個(gè)可供所有8 8個(gè)個(gè)LELE使用的可編使用的可編程反相控制信號(hào)程反相控制信號(hào), , 其中其中2 2個(gè)可用作個(gè)可用作時(shí)鐘信號(hào)時(shí)鐘信號(hào), , 另外另外2 2個(gè)用作清除個(gè)用作清除/ /置置位控制。位控制。 邏輯單元邏輯單元(LE)(L

18、E) L E L E 是是FLEX 10KFLEX 10K結(jié)結(jié)構(gòu)里最小的構(gòu)里最小的邏輯單位。邏輯單位。每個(gè)每個(gè)LE LE 含含有 一 個(gè)有 一 個(gè) 4 4 輸輸入的查找表入的查找表LUT(Look-LUT(Look-up up table) table) 、一個(gè)可編程一個(gè)可編程的具有同步的具有同步使能的觸發(fā)使能的觸發(fā)器、進(jìn)位鏈器、進(jìn)位鏈和級(jí)聯(lián)鏈。和級(jí)聯(lián)鏈。 LUT是一種函數(shù)發(fā)生器是一種函數(shù)發(fā)生器, 它能快速計(jì)算四它能快速計(jì)算四個(gè)變量的任意函數(shù)。個(gè)變量的任意函數(shù)。 LE中的可編程觸發(fā)器可設(shè)置成中的可編程觸發(fā)器可設(shè)置成D、T、JK或或RS觸發(fā)器。觸發(fā)器。 FLEX 10KFLEX 10K的結(jié)構(gòu)提供

19、兩條專(zhuān)用高速通路的結(jié)構(gòu)提供兩條專(zhuān)用高速通路, , 即進(jìn)位鏈和級(jí)聯(lián)鏈即進(jìn)位鏈和級(jí)聯(lián)鏈, , 它們連接相鄰的它們連接相鄰的LE LE 但不占用通用互連通路。進(jìn)位鏈支持高但不占用通用互連通路。進(jìn)位鏈支持高速計(jì)數(shù)器和加法器速計(jì)數(shù)器和加法器, , 級(jí)聯(lián)鏈可在最小延級(jí)聯(lián)鏈可在最小延時(shí)的情況下實(shí)現(xiàn)多輸入邏輯函數(shù)。時(shí)的情況下實(shí)現(xiàn)多輸入邏輯函數(shù)。進(jìn)位鏈提供進(jìn)位鏈提供LELE之間非?？熘g非?？?0.2ns)(0.2ns)的進(jìn)的進(jìn)位功能。位功能。利用級(jí)聯(lián)鏈利用級(jí)聯(lián)鏈,FLEX 10K ,FLEX 10K 可以實(shí)現(xiàn)扇入很可以實(shí)現(xiàn)扇入很多的邏輯函數(shù)。相鄰的多的邏輯函數(shù)。相鄰的LUTLUT用來(lái)并行地用來(lái)并行地計(jì)算函數(shù)各

20、個(gè)部分計(jì)算函數(shù)各個(gè)部分, , 級(jí)聯(lián)鏈把中間結(jié)果級(jí)聯(lián)鏈把中間結(jié)果串接起來(lái)。串接起來(lái)。 進(jìn)位鏈操作 用N個(gè)LE實(shí)現(xiàn)4N變量的函數(shù) n快速通道互連 在FLEX 10K結(jié)構(gòu)中, 快速通道互連提供LE和I/O引腳的連接, 它是一系列貫穿整個(gè)器件的水平或垂直布線通道。 快速互連通道由跨越整個(gè)器件的行列互連通道構(gòu)成。 LAB的每一行由一個(gè)專(zhuān)用行連線帶傳遞。 列連線帶連接行與行之間的信號(hào),并驅(qū)動(dòng)I/O引腳。 相鄰LAB和EAB的互連資源 n輸入輸出單元(IOE)一個(gè)IOE包含一個(gè)雙向的I/O緩沖器和寄存器。IOE可用作輸入、輸出或雙向引腳。 nCPLD的邏輯資源十分豐富, FLEX 10K系列最高可達(dá)25萬(wàn)門(mén)

21、, 可以實(shí)現(xiàn)各種功能電路和復(fù)雜系統(tǒng), 它是門(mén)陣列市場(chǎng)中快速發(fā)展的部分。 n輸入輸出單元(IOE)8.7 現(xiàn)場(chǎng)可編程門(mén)陣列現(xiàn)場(chǎng)可編程門(mén)陣列FPGA一、基本結(jié)構(gòu)一、基本結(jié)構(gòu)1. IOB2. CLB3. 互連資源互連資源4. SRAM1. IOB可以設(shè)置為輸入可以設(shè)置為輸入/ /輸出；輸出；輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器）輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）異步（不經(jīng)觸發(fā)器）2. CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多將許多CLBCLB組合起來(lái)，可形成大系統(tǒng)組合起來(lái)，可形成大系統(tǒng)3. 互連資源互連資源4. SRAM分布

22、式分布式每一位觸發(fā)器控制一個(gè)編程點(diǎn)每一位觸發(fā)器控制一個(gè)編程點(diǎn)二、編程數(shù)據(jù)的裝載二、編程數(shù)據(jù)的裝載1. 數(shù)據(jù)可先放在數(shù)據(jù)可先放在EPROM或或PC機(jī)中機(jī)中2. 通電后，自行啟動(dòng)通電后，自行啟動(dòng)FPGA內(nèi)部的一內(nèi)部的一個(gè) 時(shí) 序 控 制 邏 輯 電 路 ， 將 在個(gè) 時(shí) 序 控 制 邏 輯 電 路 ， 將 在EPROM中存放的數(shù)據(jù)讀入中存放的數(shù)據(jù)讀入FPGA的的SRAM中中3. “裝載裝載”結(jié)束后，進(jìn)入編程設(shè)定結(jié)束后，進(jìn)入編程設(shè)定的工作狀態(tài)的工作狀態(tài)！每次停電后，！每次停電后，SRAM中數(shù)據(jù)消失中數(shù)據(jù)消失下次工作仍需重新裝載下次工作仍需重新裝載現(xiàn)場(chǎng)可編程門(mén)陣列現(xiàn)場(chǎng)可編程門(mén)陣列FPGAFPGA的特點(diǎn)

23、的特點(diǎn) （一）SRAM結(jié)構(gòu)：可以無(wú)限次編程，但它屬于易失性元件，掉電后芯片內(nèi)信息丟失；通電之后，要為FPGA重新配置邏輯。 （二）內(nèi)部連線結(jié)構(gòu)：HDPLD的信號(hào)匯總于編程內(nèi)連矩陣，然后分配到各個(gè)宏單元，因此信號(hào)通路固定，系統(tǒng)速度可以預(yù)測(cè)。而FPGA的內(nèi)連線是分布在CLB周?chē)?，而且編程的種類(lèi)和編程點(diǎn)很多，使得布線相當(dāng)靈活，因此在系統(tǒng)速度方面低于HDPLD的速度。 （三）芯片邏輯利用率：由于FPGA的CLB規(guī)模小，可分為兩個(gè)獨(dú)立的電路，又有豐富的連線，所以系統(tǒng)綜合時(shí)可進(jìn)行充分的優(yōu)化，以達(dá)到邏輯最高的利用。 （四）芯片功耗：高密度可編程邏輯器件HDPLD的功耗一般在0.5W2.5W之間，而FPGA芯片功耗0.25mW5mW，靜態(tài)時(shí)幾乎沒(méi)有功耗，所以稱FPGA為零功耗器件。CPLD與FPGA在性能和功能