計(jì)算機(jī)原理課程設(shè)計(jì)講義

1、計(jì)算機(jī)原理課程設(shè)計(jì)計(jì)算機(jī)原理課程設(shè)計(jì)先修課程先修課程 1 數(shù)字邏輯數(shù)字邏輯 2 計(jì)算機(jī)原理計(jì)算機(jī)原理 3 匯編語(yǔ)言匯編語(yǔ)言課程設(shè)計(jì)要求課程設(shè)計(jì)要求 1 嘗試設(shè)計(jì)、調(diào)試、實(shí)現(xiàn)一臺(tái)能運(yùn)行的嘗試設(shè)計(jì)、調(diào)試、實(shí)現(xiàn)一臺(tái)能運(yùn)行的計(jì)算機(jī)的全過(guò)程。計(jì)算機(jī)的全過(guò)程。 2 培養(yǎng)學(xué)生解決實(shí)際問(wèn)題的能力、科學(xué)培養(yǎng)學(xué)生解決實(shí)際問(wèn)題的能力、科學(xué)作風(fēng)及協(xié)作能力等。作風(fēng)及協(xié)作能力等。 3 加深學(xué)生對(duì)上述各課程內(nèi)容的理解。加深學(xué)生對(duì)上述各課程內(nèi)容的理解。課程設(shè)計(jì)目的課程設(shè)計(jì)目的 1握計(jì)算機(jī)系統(tǒng)設(shè)計(jì)思想握計(jì)算機(jī)系統(tǒng)設(shè)計(jì)思想 2握計(jì)算機(jī)部件工作原理和設(shè)計(jì)方法握計(jì)算機(jī)部件工作原理和設(shè)計(jì)方法 3解指令，程序和控制器之間的關(guān)系解指令，程

2、序和控制器之間的關(guān)系, 控制器控制器的設(shè)計(jì)方法的設(shè)計(jì)方法 4握工程設(shè)計(jì)的特點(diǎn)，加強(qiáng)設(shè)計(jì)規(guī)范性握工程設(shè)計(jì)的特點(diǎn)，加強(qiáng)設(shè)計(jì)規(guī)范性 5養(yǎng)獨(dú)立分析和解決問(wèn)題的能力養(yǎng)獨(dú)立分析和解決問(wèn)題的能力 課程設(shè)計(jì)內(nèi)容（一）課程設(shè)計(jì)內(nèi)容（一） 基于基于Verilog HDL設(shè)計(jì)并實(shí)現(xiàn)一個(gè)八位設(shè)計(jì)并實(shí)現(xiàn)一個(gè)八位字長(zhǎng)的計(jì)算機(jī)。字長(zhǎng)的計(jì)算機(jī)。 八位字長(zhǎng)的運(yùn)算器八位字長(zhǎng)的運(yùn)算器 指令系統(tǒng)和控制器指令系統(tǒng)和控制器 2561k字節(jié)的存貯器字節(jié)的存貯器 通用寄存器組通用寄存器組 其它必要部件其它必要部件課程設(shè)計(jì)內(nèi)容（二）課程設(shè)計(jì)內(nèi)容（二） 單字節(jié)或雙字節(jié)長(zhǎng)加單字節(jié)或雙字節(jié)長(zhǎng)加/減減 單字節(jié)無(wú)符號(hào)乘法單字節(jié)無(wú)符號(hào)乘法 16位除以位除

3、以8位除法位除法 以上是基本要求，可自行增加其它功能以上是基本要求，可自行增加其它功能 設(shè)計(jì)步驟 (一一) 總體設(shè)計(jì)總體設(shè)計(jì) 1設(shè)計(jì)計(jì)算機(jī)系統(tǒng)。設(shè)計(jì)計(jì)算機(jī)系統(tǒng)。 2設(shè)計(jì)指令系統(tǒng)設(shè)計(jì)指令系統(tǒng) 3. 具體設(shè)計(jì)過(guò)程具體設(shè)計(jì)過(guò)程1設(shè)計(jì)計(jì)算機(jī)系統(tǒng)設(shè)計(jì)計(jì)算機(jī)系統(tǒng) 要求設(shè)計(jì)的計(jì)算機(jī)系統(tǒng)能完成指定的功能。要求設(shè)計(jì)的計(jì)算機(jī)系統(tǒng)能完成指定的功能。功能較強(qiáng)而又簡(jiǎn)潔功能較強(qiáng)而又簡(jiǎn)潔。 設(shè)計(jì)計(jì)算機(jī)總體結(jié)構(gòu)設(shè)計(jì)計(jì)算機(jī)總體結(jié)構(gòu) 畫出計(jì)算機(jī)總體框圖畫出計(jì)算機(jī)總體框圖 規(guī)定各功能部件的功能規(guī)定各功能部件的功能 各功能部件之間數(shù)據(jù)通路的連接各功能部件之間數(shù)據(jù)通路的連接2設(shè)計(jì)指令系統(tǒng)設(shè)計(jì)指令系統(tǒng) 設(shè)計(jì)的指令系統(tǒng)必須保證能完成規(guī)定的

4、各種運(yùn)設(shè)計(jì)的指令系統(tǒng)必須保證能完成規(guī)定的各種運(yùn)算，算， 應(yīng)考慮指令的效率應(yīng)考慮指令的效率 為保證所規(guī)定的程序能運(yùn)行，要求必須包括如為保證所規(guī)定的程序能運(yùn)行，要求必須包括如下指令和尋址方式下指令和尋址方式:設(shè)計(jì)指令系統(tǒng)設(shè)計(jì)指令系統(tǒng) (1) mov類型：包括存取數(shù)、存數(shù)、和寄存器之間類型：包括存取數(shù)、存數(shù)、和寄存器之間傳送等指令。取數(shù)、存數(shù)指令應(yīng)具有立即數(shù)，存?zhèn)魉偷戎噶?。取?shù)、存數(shù)指令應(yīng)具有立即數(shù)，存儲(chǔ)器立即尋址，寄存器立即尋址等方式儲(chǔ)器立即尋址，寄存器立即尋址等方式 (2) 運(yùn)算類型：包括加法、減法及加運(yùn)算類型：包括加法、減法及加1或減或減1、移位、移位、取反等算術(shù)運(yùn)算指令取反等算術(shù)運(yùn)算指令 (

5、3) 轉(zhuǎn)移類型：無(wú)條件轉(zhuǎn)移指令、條件轉(zhuǎn)移指令轉(zhuǎn)移類型：無(wú)條件轉(zhuǎn)移指令、條件轉(zhuǎn)移指令 (4) 停機(jī)指令停機(jī)指令具體設(shè)計(jì)過(guò)程具體設(shè)計(jì)過(guò)程 1.計(jì)算機(jī)系統(tǒng)設(shè)計(jì)過(guò)程計(jì)算機(jī)系統(tǒng)設(shè)計(jì)過(guò)程 2.指令系統(tǒng)設(shè)計(jì)過(guò)程指令系統(tǒng)設(shè)計(jì)過(guò)程計(jì)算機(jī)系統(tǒng)設(shè)計(jì)過(guò)程計(jì)算機(jī)系統(tǒng)設(shè)計(jì)過(guò)程 1. 用用Top Down設(shè)計(jì)方法，畫出計(jì)算機(jī)總體結(jié)構(gòu)設(shè)計(jì)方法，畫出計(jì)算機(jī)總體結(jié)構(gòu)框圖框圖 2. 確定設(shè)計(jì)的計(jì)算機(jī)需要多少功能模塊確定設(shè)計(jì)的計(jì)算機(jī)需要多少功能模塊 3. 確定每一個(gè)功能部件的功能，功能部件與外確定每一個(gè)功能部件的功能，功能部件與外部的連接端口信號(hào)部的連接端口信號(hào) 4. 各功能部件與數(shù)據(jù)總線連接方案各功能部件與數(shù)據(jù)總線連接方案 5.

6、用用Verilog HDL完成各功能模塊設(shè)計(jì)完成各功能模塊設(shè)計(jì) 6. 用用Verilog HDL完成各功能模塊的測(cè)試文件完成各功能模塊的測(cè)試文件 計(jì)算機(jī)系統(tǒng)設(shè)計(jì)過(guò)程計(jì)算機(jī)系統(tǒng)設(shè)計(jì)過(guò)程 1. 在在ISE5.1開發(fā)平臺(tái)上完成各功能模塊的輸開發(fā)平臺(tái)上完成各功能模塊的輸入入,綜合和仿真綜合和仿真 2. 將各功能模塊互連實(shí)現(xiàn)整個(gè)計(jì)算機(jī)系統(tǒng)的設(shè)將各功能模塊互連實(shí)現(xiàn)整個(gè)計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)計(jì) 3. 對(duì)計(jì)算機(jī)系統(tǒng)添加管腳約束文件對(duì)計(jì)算機(jī)系統(tǒng)添加管腳約束文件 4. 完成算機(jī)系統(tǒng)的綜合、設(shè)計(jì)實(shí)現(xiàn)、產(chǎn)生下載完成算機(jī)系統(tǒng)的綜合、設(shè)計(jì)實(shí)現(xiàn)、產(chǎn)生下載文件文件 5. 用產(chǎn)生的下載文件對(duì)用產(chǎn)生的下載文件對(duì)FPGA完成下載配置完成

7、下載配置指令系統(tǒng)設(shè)計(jì)過(guò)程指令系統(tǒng)設(shè)計(jì)過(guò)程1確定指令系統(tǒng)及指令編碼確定指令系統(tǒng)及指令編碼2分析每條指令執(zhí)行過(guò)程分析每條指令執(zhí)行過(guò)程 （1） 確定執(zhí)行一條指令所需的微操作數(shù)及節(jié)確定執(zhí)行一條指令所需的微操作數(shù)及節(jié)拍數(shù)拍數(shù) （2）確定系統(tǒng)時(shí)鐘節(jié)拍數(shù)）確定系統(tǒng)時(shí)鐘節(jié)拍數(shù) （3）確定每個(gè)節(jié)拍對(duì)應(yīng)的微操作）確定每個(gè)節(jié)拍對(duì)應(yīng)的微操作指令系統(tǒng)設(shè)計(jì)過(guò)程指令系統(tǒng)設(shè)計(jì)過(guò)程 3用自己設(shè)計(jì)的指令系統(tǒng)編寫的實(shí)現(xiàn)各用自己設(shè)計(jì)的指令系統(tǒng)編寫的實(shí)現(xiàn)各種算術(shù)和邏輯運(yùn)算，數(shù)據(jù)存儲(chǔ)等程序。種算術(shù)和邏輯運(yùn)算，數(shù)據(jù)存儲(chǔ)等程序。功能部件的設(shè)計(jì)功能部件的設(shè)計(jì)（1） 算機(jī)系統(tǒng)數(shù)據(jù)通路的設(shè)計(jì)算機(jī)系統(tǒng)數(shù)據(jù)通路的設(shè)計(jì) 在設(shè)計(jì)數(shù)據(jù)通路時(shí)應(yīng)考慮數(shù)據(jù)通路簡(jiǎn)

8、在設(shè)計(jì)數(shù)據(jù)通路時(shí)應(yīng)考慮數(shù)據(jù)通路簡(jiǎn)單明了。單明了。（2） 運(yùn)算器的設(shè)計(jì)運(yùn)算器的設(shè)計(jì) 運(yùn)算器由運(yùn)算器由ALU、通用寄存器堆通用寄存器堆GR、累累加器寄存器加器寄存器AC、移位寄存器移位寄存器SHR、狀態(tài)狀態(tài)寄存器及數(shù)據(jù)選擇開關(guān)等組成寄存器及數(shù)據(jù)選擇開關(guān)等組成 能實(shí)現(xiàn)最常用的算術(shù)運(yùn)算、邏輯運(yùn)算及能實(shí)現(xiàn)最常用的算術(shù)運(yùn)算、邏輯運(yùn)算及移位，數(shù)據(jù)傳送等功能移位，數(shù)據(jù)傳送等功能 具有進(jìn)位（具有進(jìn)位（C）、）、結(jié)果為結(jié)果為0（Z）等狀態(tài)等狀態(tài)標(biāo)志位標(biāo)志位 (3) 存儲(chǔ)器的設(shè)計(jì)存儲(chǔ)器的設(shè)計(jì) 實(shí)驗(yàn)平臺(tái)提供實(shí)驗(yàn)平臺(tái)提供512K 8的外部存儲(chǔ)器。的外部存儲(chǔ)器。 8位機(jī)的存儲(chǔ)器地址分別由地址寄存器和程序位機(jī)的存儲(chǔ)器地址分

9、別由地址寄存器和程序計(jì)數(shù)器提供，計(jì)數(shù)器提供，8位地址。位地址。為了對(duì)計(jì)算機(jī)進(jìn)行功能仿真，在設(shè)計(jì)計(jì)算機(jī)系統(tǒng)為了對(duì)計(jì)算機(jī)進(jìn)行功能仿真，在設(shè)計(jì)計(jì)算機(jī)系統(tǒng)時(shí)要設(shè)計(jì)一個(gè)端口與外部存儲(chǔ)器一致的存儲(chǔ)器時(shí)要設(shè)計(jì)一個(gè)端口與外部存儲(chǔ)器一致的存儲(chǔ)器模塊。對(duì)計(jì)算機(jī)進(jìn)行功能仿真、測(cè)試完成后，模塊。對(duì)計(jì)算機(jī)進(jìn)行功能仿真、測(cè)試完成后，在設(shè)計(jì)實(shí)現(xiàn)時(shí)用外部存儲(chǔ)器替代設(shè)計(jì)的塊存儲(chǔ)在設(shè)計(jì)實(shí)現(xiàn)時(shí)用外部存儲(chǔ)器替代設(shè)計(jì)的塊存儲(chǔ)器模塊。器模塊。 （4 4）控制器的設(shè)計(jì)）控制器的設(shè)計(jì) 控制器包括控制器包括脈沖源，啟動(dòng)電路脈沖源，啟動(dòng)電路，節(jié)拍發(fā)生器，節(jié)拍發(fā)生器，程序計(jì)數(shù)器程序計(jì)數(shù)器PcPc、指令寄存器指令寄存器IRIR、地址寄存器地址寄存器

10、ARAR和控制信號(hào)產(chǎn)生部件。和控制信號(hào)產(chǎn)生部件。 在實(shí)驗(yàn)板中脈沖源，啟動(dòng)電路等電路已設(shè)計(jì)并在實(shí)驗(yàn)板中脈沖源，啟動(dòng)電路等電路已設(shè)計(jì)并連接好。連接好。（5 5） 數(shù)據(jù)總線數(shù)據(jù)總線 數(shù)據(jù)總線的數(shù)據(jù)源較多，要注意各個(gè)數(shù)數(shù)據(jù)總線的數(shù)據(jù)源較多，要注意各個(gè)數(shù)據(jù)源在數(shù)據(jù)總線上是否沖突。據(jù)源在數(shù)據(jù)總線上是否沖突。輸入輸出引腳配置輸入輸出引腳配置 為為FPGAFPGA分配輸入輸出引腳時(shí)，必須使其分配輸入輸出引腳時(shí)，必須使其與實(shí)驗(yàn)平臺(tái)的安排一致，不要隨意安排。與實(shí)驗(yàn)平臺(tái)的安排一致，不要隨意安排。輸入輸出引腳配置輸入輸出引腳配置 為了觀察計(jì)算機(jī)運(yùn)行狀態(tài)，需要把一些為了觀察計(jì)算機(jī)運(yùn)行狀態(tài)，需要把一些內(nèi)部信號(hào)引到外部指示

11、燈，如內(nèi)部信號(hào)引到外部指示燈，如 ALUALU、指令寄存器、累加器寄存器、節(jié)拍指令寄存器、累加器寄存器、節(jié)拍與狀態(tài)信號(hào)等，見與狀態(tài)信號(hào)等，見FPGAFPGA引腳表三。引腳表三。 輸入輸出引腳配置輸入輸出引腳配置 存儲(chǔ)器地址和數(shù)據(jù)輸入輸出引腳配置見存儲(chǔ)器地址和數(shù)據(jù)輸入輸出引腳配置見FPGAFPGA引腳表一和引腳表一和FPGAFPGA引腳表二。使用低引腳表二。使用低8 8位地址和數(shù)據(jù)。位地址和數(shù)據(jù)。在實(shí)驗(yàn)平臺(tái)上低在實(shí)驗(yàn)平臺(tái)上低8 8位地址位地址和數(shù)據(jù)已與地址和數(shù)據(jù)指示燈連接好和數(shù)據(jù)已與地址和數(shù)據(jù)指示燈連接好。 存儲(chǔ)器的讀寫和片選信號(hào)引腳配置見存儲(chǔ)器的讀寫和片選信號(hào)引腳配置見FPGAFPGA引腳表六

12、中的存儲(chǔ)器寫引腳表六中的存儲(chǔ)器寫FGPAWRFGPAWR（P28P28）、）、存儲(chǔ)器讀存儲(chǔ)器讀FPGARDFPGARD（P31P31）、）、存儲(chǔ)器片選存儲(chǔ)器片選FPGACSFPGACS（P33P33）三個(gè)引腳。三個(gè)引腳。輸入輸出引腳配置輸入輸出引腳配置 計(jì)算機(jī)的時(shí)鐘脈沖由實(shí)驗(yàn)平臺(tái)的啟動(dòng)電路提供。計(jì)算機(jī)的時(shí)鐘脈沖由實(shí)驗(yàn)平臺(tái)的啟動(dòng)電路提供。啟動(dòng)電路還提供計(jì)算機(jī)系統(tǒng)復(fù)位信號(hào)和接收計(jì)啟動(dòng)電路還提供計(jì)算機(jī)系統(tǒng)復(fù)位信號(hào)和接收計(jì)算機(jī)發(fā)出的暫停信號(hào)，見算機(jī)發(fā)出的暫停信號(hào)，見FPGAFPGA引腳表六、七中引腳表六、七中的的3232K K受控時(shí)鐘（受控時(shí)鐘（P312P312）、）、復(fù)位信號(hào)復(fù)位信號(hào)RESETRES

13、ET（P72P72）、）、暫停信號(hào)暫停信號(hào)HOLDHOLD（P71P71）。）。暫停信號(hào)暫停信號(hào)HOLDHOLD只暫停時(shí)鐘脈沖，按實(shí)驗(yàn)平臺(tái)的啟動(dòng)開關(guān)只暫停時(shí)鐘脈沖，按實(shí)驗(yàn)平臺(tái)的啟動(dòng)開關(guān)后可繼續(xù)執(zhí)行程序。后可繼續(xù)執(zhí)行程序。( (HOLDHOLD， RESET RESET低有效）低有效） 輸入輸出引腳配置輸入輸出引腳配置 FPGAFPGA引腳表四提供外部輸入開關(guān)引腳配引腳表四提供外部輸入開關(guān)引腳配置，其中：置，其中： S0-S15S0-S15為電平開關(guān)為電平開關(guān) K 0-K7K 0-K7為脈沖開關(guān)為脈沖開關(guān)調(diào)試步驟 1 1在完成設(shè)計(jì)后打開實(shí)驗(yàn)平臺(tái)電源，連接好下在完成設(shè)計(jì)后打開實(shí)驗(yàn)平臺(tái)電源，連接好下

14、載電纜，用產(chǎn)生的下載文件對(duì)載電纜，用產(chǎn)生的下載文件對(duì)FPGAFPGA完成下載配完成下載配置置 2 2用串口電纜將微機(jī)與實(shí)驗(yàn)平臺(tái)連接好用串口電纜將微機(jī)與實(shí)驗(yàn)平臺(tái)連接好 3.3.在微機(jī)工作界面上將編寫的實(shí)現(xiàn)各種算術(shù)的在微機(jī)工作界面上將編寫的實(shí)現(xiàn)各種算術(shù)的程序編譯成機(jī)器代碼程序編譯成機(jī)器代碼 調(diào)試步驟 4.4.在微機(jī)工作界面上將機(jī)器代碼下載到外部存在微機(jī)工作界面上將機(jī)器代碼下載到外部存儲(chǔ)器儲(chǔ)器 5.5.按復(fù)位鍵進(jìn)行系統(tǒng)復(fù)位按復(fù)位鍵進(jìn)行系統(tǒng)復(fù)位 6.6.按起動(dòng)鍵運(yùn)行程序，觀察運(yùn)行過(guò)程與結(jié)果，按起動(dòng)鍵運(yùn)行程序，觀察運(yùn)行過(guò)程與結(jié)果，也可按單拍鍵進(jìn)行單步調(diào)試也可按單拍鍵進(jìn)行單步調(diào)試 7.7.程序運(yùn)行完成后可

15、在微機(jī)工作界面上讀取程程序運(yùn)行完成后可在微機(jī)工作界面上讀取程序運(yùn)行結(jié)果序運(yùn)行結(jié)果 實(shí)驗(yàn)報(bào)告要求 報(bào)告包括文檔資料（各階段文檔資料），報(bào)告包括文檔資料（各階段文檔資料），收獲體會(huì)和對(duì)本實(shí)驗(yàn)的建議意見收獲體會(huì)和對(duì)本實(shí)驗(yàn)的建議意見 目的是培養(yǎng)、訓(xùn)練每個(gè)人總結(jié)能力的提目的是培養(yǎng)、訓(xùn)練每個(gè)人總結(jié)能力的提高高關(guān)于評(píng)分 1.1.上機(jī)前設(shè)計(jì)工作占上機(jī)前設(shè)計(jì)工作占30%30% 2.2.上機(jī)實(shí)習(xí)占上機(jī)實(shí)習(xí)占50%50% 3.3.實(shí)驗(yàn)報(bào)告占實(shí)驗(yàn)報(bào)告占20%20%講解內(nèi)容 綜合實(shí)驗(yàn)平臺(tái)介紹綜合實(shí)驗(yàn)平臺(tái)介紹 課程設(shè)計(jì)實(shí)驗(yàn)內(nèi)容課程設(shè)計(jì)實(shí)驗(yàn)內(nèi)容 iseFoundation5.1入門入門課程設(shè)計(jì)使用系統(tǒng) 微機(jī)（微機(jī)（Win2

16、000） 綜合實(shí)驗(yàn)平臺(tái)綜合實(shí)驗(yàn)平臺(tái) iseFoundation5.1 下載電纜下載電纜綜合實(shí)驗(yàn)平臺(tái)介紹 1、課程改革，實(shí)驗(yàn)課程的整合，課、課程改革，實(shí)驗(yàn)課程的整合，課 程設(shè)計(jì)環(huán)節(jié)的增加程設(shè)計(jì)環(huán)節(jié)的增加 2、設(shè)備更新的需要、設(shè)備更新的需要 3、計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)的廣泛應(yīng)用、計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)的廣泛應(yīng)用 4、計(jì)算機(jī)輔助設(shè)計(jì)人才的需要計(jì)算機(jī)輔助設(shè)計(jì)人才的需要綜合實(shí)驗(yàn)平臺(tái)介紹 1、五門主干課程的實(shí)驗(yàn)和課程設(shè)、五門主干課程的實(shí)驗(yàn)和課程設(shè) 數(shù)字邏輯課程設(shè)計(jì)數(shù)字邏輯課程設(shè)計(jì) 計(jì)算機(jī)原理課程設(shè)計(jì)計(jì)算機(jī)原理課程設(shè)計(jì) 微機(jī)接口、單片機(jī)和自動(dòng)控制微機(jī)接口、單片機(jī)和自動(dòng)控制 VLSI設(shè)計(jì)設(shè)計(jì) 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)計(jì)算機(jī)系統(tǒng)

17、結(jié)構(gòu) 2、為學(xué)生自主開發(fā)提供硬件環(huán)境、為學(xué)生自主開發(fā)提供硬件環(huán)境PC機(jī)采樣RAM外部RAMJTAGFPGAXCV100CPLDXC95144XL 單片機(jī)AT89C52 串行接口MAX232時(shí)鐘源程控時(shí)鐘I/O接口開關(guān)指示燈K6T4008 512K8IS61LV3216 FPGA FPGA于于1984由由Xilinx公司發(fā)明公司發(fā)明 FPGA結(jié)合門陣列和可編程器件的特性結(jié)合門陣列和可編程器件的特性 高密度、可編程、高密度、可編程、 通用性好通用性好 設(shè)計(jì)周期短設(shè)計(jì)周期短 、 成本低成本低、 風(fēng)險(xiǎn)少風(fēng)險(xiǎn)少Xilinx公司器件 X2000 X3000 X4000XL (0.35SRAM 3.3V 2

18、萬(wàn)門萬(wàn)門) X4000XV (0.25SRAM 2.5V 50萬(wàn)門萬(wàn)門) Spartan (0.35SRAM 3.3V 4萬(wàn)門萬(wàn)門) Virtex (0.22umCMOS 2.5V 100萬(wàn)門萬(wàn)門) Virtex-E （0.18umCMOS 1.8V 400萬(wàn)門萬(wàn)門)FPGA結(jié)構(gòu) 可配置邏輯塊（可配置邏輯塊（CLB） 輸入輸出塊（輸入輸出塊（IOB） 布線開關(guān)矩陣（布線開關(guān)矩陣（GRM） VersaRing I/O接口（附加布線資源）接口（附加布線資源） 時(shí)鐘延時(shí)鎖相環(huán)（時(shí)鐘延時(shí)鎖相環(huán)（DLL） 專用專用RAM塊塊DLLCLBsDLLDLLDLLDLLIOBsIOBsIOBsIOBsVeras

19、RingVerasRingVersaRingVersaRingBRAMsBRAMsCLB結(jié)構(gòu) 邏輯單元（邏輯單元（logic Cell） 一個(gè)一個(gè)4輸入函數(shù)發(fā)生器輸入函數(shù)發(fā)生器 一個(gè)進(jìn)位邏輯一個(gè)進(jìn)位邏輯 一個(gè)存儲(chǔ)單元一個(gè)存儲(chǔ)單元 2個(gè)邏輯單元組成一個(gè)切片（個(gè)邏輯單元組成一個(gè)切片（ Slice） 2個(gè)切片組成一個(gè)個(gè)切片組成一個(gè)CLBIOB結(jié)構(gòu) 引腳可配置引腳可配置 觸發(fā)器觸發(fā)器 鎖存器鎖存器 組合邏輯輸出組合邏輯輸出 過(guò)壓保護(hù)過(guò)壓保護(hù)XCV100 0.22um CMOS工藝工藝 5層金屬布線層金屬布線 內(nèi)部?jī)?nèi)部2.5V 外部外部I/O3.3V 10萬(wàn)門萬(wàn)門 200MHZ 多種封裝多種封裝(PQ2

20、40)CPLD CPLDCPLD直接與單片機(jī)接口，是直接與單片機(jī)接口，是實(shí)驗(yàn)板的控制實(shí)驗(yàn)板的控制芯片芯片 CPLDCPLD的主要作用：的主要作用： 接收單片機(jī)的指令和數(shù)據(jù)接收單片機(jī)的指令和數(shù)據(jù) 控制主存儲(chǔ)器和采樣存儲(chǔ)器的操作控制主存儲(chǔ)器和采樣存儲(chǔ)器的操作 對(duì)數(shù)據(jù)總線及地址總線進(jìn)行管理對(duì)數(shù)據(jù)總線及地址總線進(jìn)行管理CPLD1 CPLD1CPLD1主要控制：主要控制： 主存儲(chǔ)器的讀寫主存儲(chǔ)器的讀寫 主存儲(chǔ)器的地址和地址總線主存儲(chǔ)器的地址和地址總線 數(shù)據(jù)總線管理數(shù)據(jù)總線管理 時(shí)鐘停啟部件，提供時(shí)鐘停啟部件，提供FPGAFPGA一個(gè)可控的時(shí)鐘一個(gè)可控的時(shí)鐘 CPLD2 CPLD2CPLD2主要控制：主要

21、控制： 主存儲(chǔ)器的數(shù)據(jù)主存儲(chǔ)器的數(shù)據(jù) 數(shù)據(jù)總線管理數(shù)據(jù)總線管理 采樣存儲(chǔ)器的讀寫控制采樣存儲(chǔ)器的讀寫控制主存儲(chǔ)器 主存儲(chǔ)器為主存儲(chǔ)器為512512K K32BIT32BIT 可以支持可以支持8 8、1616、3232位三種工作方式位三種工作方式 主存儲(chǔ)器操作分為主存儲(chǔ)器操作分為CPLDCPLD讀寫操作和讀寫操作和FPGAFPGA讀寫操讀寫操作兩種作兩種 系統(tǒng)上電復(fù)位后，由系統(tǒng)上電復(fù)位后，由CPLDCPLD控制主存儲(chǔ)器的讀寫控制主存儲(chǔ)器的讀寫操作操作采樣存儲(chǔ)器 采樣存儲(chǔ)器為采樣存儲(chǔ)器為16161616K K的的SRAMSRAM 采樣存儲(chǔ)器操作只由采樣存儲(chǔ)器操作只由CPLD-1CPLD-1控制有關(guān)控制有關(guān) FPGAFPGA對(duì)采樣存儲(chǔ)器只寫不讀對(duì)采樣存儲(chǔ)器只寫不讀 CPLD-2CPLD-2對(duì)采樣存儲(chǔ)器只讀不寫對(duì)采樣存儲(chǔ)器只讀不寫系統(tǒng)時(shí)鐘 實(shí)