電路及電子技術(shù)(電子部分)下：第20章門(mén)電路和組合邏輯電路

1、20.3 分立元件門(mén)電路20.2 晶體管的開(kāi)關(guān)作用20.5 MOS門(mén)電路第20章 門(mén)電路和組合邏輯電路第20章 目錄20.1 脈沖信號(hào)20.4 TTL集成門(mén)電路第20章 目錄20.7 組合邏輯電路的分析與綜合20.6 邏輯代數(shù)20.8 加法器20.9 編碼器20.10 譯碼器和數(shù)字顯示 數(shù)字電路所研究的問(wèn)題和模擬電路相比有以下幾個(gè)主要不同點(diǎn)： 本章將介紹幾種基本邏輯關(guān)系，邏輯代數(shù)，及邏輯代數(shù)化簡(jiǎn)等問(wèn)題。 概述 （1）數(shù)字電路中的信號(hào)在時(shí)間上是離散的脈沖信號(hào)， 而模擬電路中的信號(hào)是隨時(shí)間連續(xù)變化的信號(hào)。 （2）數(shù)字電路所研究的是電路的輸入輸出之間的邏輯關(guān) 系，而模擬電路則是研究電路的輸入輸出之間

2、的大 小相位等問(wèn)題。 （3）在兩種電路中，晶體管的工作狀態(tài)不同。數(shù)字電路 中晶體管工作在開(kāi)關(guān)狀態(tài)，也就是交替地工作在飽 和與截止兩種狀態(tài)，而在模擬電路中晶體管多工作 在放大狀態(tài)。一類稱為模擬信號(hào)，它是指時(shí)間上和數(shù)值上的變化都是連續(xù)平滑的信號(hào)，如圖（a）中的正弦信號(hào)，處理模擬信號(hào)的電路叫做模擬電路。電子電路中的信號(hào)分為兩大類：一類信號(hào)稱為數(shù)字信號(hào)，它是指時(shí)間上和數(shù)值上的變化都是不連續(xù)的，如圖（b）中的信號(hào)，處理數(shù)字信號(hào)的電路稱為數(shù)字電路。(a)(b)第20章20.120.1 脈沖信號(hào)脈沖信號(hào)是指作用時(shí)間很短的突變電壓或電流矩形波三角波梯形波尖頂波第20章20.1trtfUm0.9Um0.5Um0

3、.1UmtpT實(shí)際的矩形波第20章20.1脈沖前沿脈沖后沿脈沖幅值脈沖周期脈沖寬度第20章20.1正脈沖:脈沖躍變后的值比初始值高。0+3V-3V0負(fù)脈沖：脈沖躍變后的值比初始值低。0+3V0-3V第20章20.220.2 晶體管的開(kāi)關(guān)作用晶體管不僅具有放大作用，還有開(kāi)關(guān)作用。在數(shù)字電路中就要利用到晶體管的開(kāi)關(guān)作用。ICmAAVVUCEUBERBIBECEB實(shí)驗(yàn)電路：晶體管的輸出特性IC(mA )1234UCE(V)36912IB=020A40A60A80A100A此區(qū)域滿足IC=IB稱為線性區(qū)（放大區(qū)）。當(dāng)UCE大于一定的數(shù)值時(shí)，IC只與IB有關(guān)，IC=IB。第20章20.2IC(mA )1

4、234UCE(V)36912IB=020A40A60A80A100A此區(qū)域中UCEUBE,集電結(jié)正偏，IBIC，UCE0.3V稱為飽和區(qū)。第20章20.2晶體管飽和時(shí)相當(dāng)于開(kāi)關(guān)閉合。第20章20.2IC(mA )1234UCE(V)36912IB=020A40A60A80A100A此區(qū)域中 : IB=0,IC=ICEO,UBEIC，UCE0.3V (3) 截止區(qū)： UBE1ABCY00010111110111100001111010101011或門(mén)真值表第20章20.3EY3 . 非邏輯關(guān)系：決定事件的條件只有一個(gè)，當(dāng)條件具備時(shí)， 事件不會(huì)發(fā)生，條件不存在時(shí)，事件發(fā)生。A1YY = AAR非門(mén)

5、邏輯符號(hào)非門(mén)邏輯式AY0011非門(mén)真值表第20章 20.320.3.2 二極管與門(mén)電路 +12vABCDADBDC設(shè) uA=0， uB= uC= 3V則 DA導(dǎo)通uY= 0.3V Y= 0uY=0.3VYDB、DC截止R第20章 20.3設(shè)二極管管壓降為0.3伏ABCY&與門(mén)邏輯符號(hào) +12vABCDADBDC設(shè) uA= uB= uC= 0DA、DB、DC都導(dǎo)通Y= 0uY=0.3VYuY= 0.3VR第20章 20.3設(shè) uA= uB= uC= 3V uY= 3.3V， Y= 1 +12vABCDADBDCuY=3.3VYDA、DB、DC都導(dǎo)通R第20章 20.3 +12vABCDADBDC

6、Y由以上分析可知：只有當(dāng)A、B、C全為高電平時(shí)，輸出端才為高電平。正好符合與門(mén)的邏輯關(guān)系。Y=ABCABCY&R第20章 20.3設(shè) uA= 3V，uB= uC= 0V 則 DA導(dǎo)通 uY=30.3= 2.7V DB 、DC截止，Y=1DA 12vYABCDBDCuY=2.7V20.3.3 二極管或門(mén)電路R第20章 20.3DA 12vYABCDBDC設(shè) uA= uB= uC= 3VDA 、DB、DC都導(dǎo)通uY=2.7VuY= 2.7V，Y=1R第20章 20.3DA 12vYABCDBDC設(shè) uA= uB= uC= 0V DA、 DB、DC都導(dǎo)通uY= 0.3VuY= 0.3V， Y= 0R

7、第20章 20.3DA 12vYABCDBDCY= A+B+C由以上分析可知：只有當(dāng)A、B、C全為低電平時(shí)，輸出端才為低電平。正好符合或門(mén)的邏輯關(guān)系。R第20章 20.3YABC120.3.4 非門(mén)電路設(shè) uA= 3V，T飽和導(dǎo)通+12V+3VDRcT12VRBRkAYuY=0.3VuY= 0.3V，Y= 0， D截止第20章 20.3 設(shè) uA= 0V， T截止 ，D導(dǎo)通 A1YY = A+12V+3VDRcT12VRBRkAYuY=3.3VuY= 3.3V ，Y= 1由以上分析可知：當(dāng)A為低電平時(shí)，輸出端為高電平。當(dāng)A為高電平時(shí)，輸出端為低電平。正好符合非門(mén)的邏輯關(guān)系。第20章 20.31

8、. 與門(mén)和非門(mén)構(gòu)成與非門(mén) Y=ABCY=A+B+CABC1Y&ABCY&20. 3. 5 復(fù)合門(mén)電路2. 或門(mén)和非門(mén)構(gòu)成或非門(mén) 第20章 20.3ABC1Y1ABCY14. 異或門(mén) F=AB+AB5. 同或門(mén)AB=FF=AB+ABABF=13. 與或非門(mén)F=AB+CDABCDF&1第20章 20.3+5VABCT1R1R2T2T3T4T5R3R5R4YT1等效電路+5vA B C R1C1B120. 4. 1 TTL與非門(mén)的電路20.4 TTL集成門(mén)電路第20章 20.4+5VABCT1R1R2T2T3T4T5R3R5R4uo (Y) 設(shè) uA= 0.3V 則 VB1= 0.3+0.7= 1V

9、RLuo= 5 ube3 ube4 uR2（?。?= 5 0.7 0.7= 3.6VY= 1拉電流VB1=1Vuo=3.6V+5vA B C R1 C1B1T2 、T5 截 止T3、 T4導(dǎo) 通第20章 20.4+5VABCT1R1R2T2T3T4T5R3R5R4uo (Y)設(shè) uA=uB=uC=3.6V ，輸入端全部是高電平， VB1升高，足以使T2 ,T5導(dǎo)通，uo=0.3V,Y=0。且VB1=2.1V，T1發(fā)射結(jié)全部反偏。VC2=VCE2+VBE5=0.3+0.7=1V，使T3導(dǎo)通，T4截止。灌電流T1R1+VccVB1=2.1VVC2=1Vuo=0.3V5vA B C R1 C1B1第

10、20章 20.4由以上分析可知： 當(dāng)輸入端A、B、C均為高電平時(shí)，輸出端Y為低電平。當(dāng)輸入端A、B、C中只要有一個(gè)為低電平，輸出端就為高電平,正好符合與非門(mén)的邏輯關(guān)系。ABCY&Y=ABC第20章 20.4+5VABT1R1R2T2T3T4T5R3R5R4YDEN VB1=1VEN=0時(shí)， VB1=1V， T2 、T5截止；二極管D導(dǎo)通，使VB3=1VT3、T4截止，輸出端開(kāi)路（高阻狀態(tài)）EN=1時(shí)，二極管D截止， Y=AB，同TTL與非門(mén)。VB3=1V20. 4. 2 三態(tài)輸出門(mén)電路第20章 20.4ABY&EN三態(tài)門(mén)邏輯符號(hào)EN為控制端且高電平有效，即EN=1時(shí)，同TTL與非門(mén)，Y=AB；

11、EN=0時(shí)，輸出端為高阻狀態(tài)。ABY&ENEN為控制端且低電平有效，即EN=0時(shí)，同TTL與非門(mén)，Y=AB；EN=1時(shí)，輸出端為高阻狀態(tài)。A B&ENA B&ENA B&ENA B&EN用三態(tài)門(mén)接成總線結(jié)構(gòu)第20章 20.4 TTL與非門(mén)組件 TTL與非門(mén)組件就是將若干個(gè)與非門(mén)電路，經(jīng)過(guò)集成電路工藝制作在同一芯片上。 &+VC14 13 12 11 10 9 8 1 2 3 4 5 6 7地74LS00&74LS00組件含有兩個(gè)輸入端的與非門(mén)四個(gè)。第20章 20.4A+A=1 A+A=A A A=0 A A=A A=A推論：A+0=A A+1=1 A 0=0 A=0 A 1=A20.6.1 邏

12、輯代數(shù)的基本運(yùn)算規(guī)則及定理1.基本運(yùn)算規(guī)則 與：0 0=0 1=1 0 1 1=1或：0+1=1+0=1+1 0+0=0 非：0=1 1=02.邏輯代數(shù)的基本定律交換律：A+B=B+A A B=B A結(jié)合律：A+(B+C)=(A+B)+C A (B C)=(A B) C分配律：A(B+C)=A B+A C A+B C=(A+B) (A+C)反演定理：A B=A+BA+B=A B吸收規(guī)則：A+AB=A+B第20章20.620.6 邏輯代數(shù)例 ：證明AB+AC+BC=AB+AC解：AB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC=AB+ABC+AC+ABC=AB(1+C)

13、+AC(1+B)=AB+AC例：證明A+AB+BC=A+B解： A+AB+BC =A+B+BC =A+B(1+C) =A+B例：證明：若 Y=AB+AB則 Y=AB+A B 解：Y=AB+AB=ABAB=(A+B)(A+B) =AA+AB+A B+BB =AB+A B第20章20.62. 邏輯代數(shù)式1. 邏輯圖Y=BC+A20.6.2邏輯函數(shù)的表示方法AB1C&Y13. 真值表 真值表是用列表的方法將邏輯電路輸入變量不同組合狀態(tài)下所對(duì)應(yīng)的輸出變量的取值一一對(duì)應(yīng)列入一個(gè)表中，此表稱為邏輯函數(shù)的真值表。是表示邏輯函數(shù)的一種方法。第20章20.6(1)最小項(xiàng) 在n個(gè)變量邏輯函數(shù)中，若m為包含n個(gè)因子

14、的乘積項(xiàng)，而且這n個(gè)變量均以原變量或反變量的形式在m中出現(xiàn)一次，則稱m為該組變量的最小項(xiàng)。 對(duì)n個(gè)變量的邏輯函數(shù)，共有2n個(gè)最小項(xiàng)。定義如 Y=A B，共有最小項(xiàng)4項(xiàng)：AB、AB、AB、AB最小項(xiàng)的性質(zhì)a. 在輸入變量的任何取值下,必有一個(gè)最小項(xiàng),而 且僅有一個(gè)最小項(xiàng)取值為1;b. 任意兩個(gè)最小項(xiàng)的乘積為0;c. 全體最小項(xiàng)之和為1。第20章20.620.6.3邏輯函數(shù)的卡諾圖化簡(jiǎn)方法最小項(xiàng)編號(hào)最小項(xiàng)表達(dá)式 任何一個(gè)邏輯函數(shù)都可以表示成若干個(gè)最小項(xiàng)的和，即最小項(xiàng)表達(dá)式，它是一個(gè)標(biāo)準(zhǔn)“與或”表達(dá)式，而且這種形式是唯一的。最小項(xiàng)的編號(hào)：m0=AB m1=AB m2=AB m3=AB AB、AB、A

15、B、AB對(duì)于最小項(xiàng)：例1:Y=ABC+BC=ABC+BC（A+A）=ABC+ABC+ABC=m6+ m7+ m3 =（ m3 , m6, m7) 最小項(xiàng)表達(dá)式第20章20.6 將邏輯函數(shù)的最小項(xiàng)按一定規(guī)律填入一個(gè)方框 內(nèi)，此方框稱為卡諾圖。AB0 1 0 10132ABC00 01 11 100 10 1 3 24 5 7 60 1 3 24 5 7 612 13 15 148 9 11 10ABCD00 01 11 1000 01 11 10ABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCABCABCABC

16、ABCABCABCABCAB AB AB AB二變量卡諾圖三變量卡諾圖四變量卡諾圖最小項(xiàng)編號(hào)(2)卡諾圖第20章20.6ABC00 01 11 100 10 0 0 00 1 1 1Y=ABC+ABC+ABC由邏輯函數(shù)式得到其卡諾圖卡諾圖構(gòu)成的重要原則：幾何相鄰性：即兩個(gè)幾何位置相鄰的單元其輸入變量的取值只能有一位不同。0 1 3 24 5 7 612 13 15 148 9 11 10ABCD00 01 11 1000 01 11 10ABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCD對(duì)稱相鄰性：即任意兩個(gè)對(duì)稱的單

17、元其輸入變量的取值也只能有一位不同。如：ABCDABCD第20章20.61. 利用邏輯代數(shù)公式化簡(jiǎn)例：化簡(jiǎn) Y=ABC+ABD+ABC+CD+BD解：Y=ABC+ABC+CD+B(AD+D)= ABC+ABC+CD+B(A+D)= ABC+ABC+CD+BA+BD=AB +ABC+CD+BD=B(A+AC)+CD+BD=B(A+C)+CD+BD=BA+BC+CD+BD=BA+B(C+D)+CD=BA+BCD+CD=BA+B+CD=B(A+1)+CD=B+CD 邏輯函數(shù)的化簡(jiǎn)第20章20.62. 用卡諾圖化簡(jiǎn) 根據(jù)相鄰單元的特點(diǎn)，只要有兩個(gè)相鄰單元取值同為1，可以將這兩個(gè)最小項(xiàng)合并成一項(xiàng)，并消去

18、一個(gè)變量。ABC00 01 11 100 11 1 =BC(A+A) =BCY=ABC+ABC利用A+A=1的關(guān)系第20章20.6如果是四個(gè)幾何相鄰單元取值同為1，則可以合并，并消去兩個(gè)變量。ABC00 01 11 100 1 1 1 1 1ABC00 01 11 100 1 1 1 1 1Y=AY= ABC+ABC+ABC+ABC =AC(B+B)+AC(B+B)=AC+AC=CY=ABC+ABC+ABC+ABC第20章20.6如果是八個(gè)相鄰單元取值同為1，則可以合并，并消去三個(gè)變量。ABC00 01 11 100 11 1 1 11 1 1 1Y= 1ABC00 01 11 100 11

19、1Y=ABC+ABC =AC利用對(duì)稱相鄰性可以實(shí)現(xiàn)化簡(jiǎn)第20章20.6利用對(duì)稱相鄰性化簡(jiǎn)舉例ABCD00 01 11 1000 01 11 10ABCD00 01 11 1000 01 11 10111 1 1 11 1 1 1Y= BCDY= D第20章20.6利用對(duì)稱相鄰性化簡(jiǎn)舉例ABCD00 01 11 1000 01 11 10ABCD00 01 11 1000 01 11 1011111 11 1Y= BD錯(cuò)誤的圈法正確的圈法第20章20.6用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟：(1) 寫(xiě)出最小項(xiàng)表達(dá)式；(2)畫(huà)卡諾圖； (3)合并最小項(xiàng)，即找出可以合并的 最小項(xiàng)矩形組（簡(jiǎn)稱畫(huà)圈）。 一般規(guī)則

20、是：如果有2n個(gè)最小項(xiàng)相鄰（n=1，2，3)并排成一個(gè)矩形組,則它們定可合并為一項(xiàng),并消去n個(gè)因子,合并后的結(jié)果中僅包含這些最小項(xiàng)的公共因子。 第20章20.6用卡諾圖化簡(jiǎn)遵循的原則：（1）每個(gè)矩形組應(yīng)包含盡可能 多的最小項(xiàng)；（2）矩形組的數(shù)目應(yīng)盡可能 少；（3）各最小項(xiàng)可以重復(fù)使用， 即同一個(gè)單元可以被圈 在不同的矩形組內(nèi)；（4）所有等于1的單元都必須 被圈過(guò)；（5）可以利用約束項(xiàng)。第20章20.6ABC000111100112753460例：化簡(jiǎn)Y=AC+ABY=ABC+ABC+ABC111ACAB00000Y=ABC+ABC+ABC=ABC+ABC+ABC+ABC=AC(B+B)+AB(

21、C+C)=AC+AB（1）卡諾圖法（2）公式法第20章20.6ABC000111100111111100CBY=B+C例:第20章20.6ABCD00 01 11 1000 01 11 101 0 1 11 1 1 1 0 1 0 11 1 1 1例 ：某邏輯函數(shù)的表達(dá)式是： Y=(AB.C.D) =(0.2.3.5.6.8.9.10.11. 12.13.14.15)試化簡(jiǎn)。解：Y=A+CD+BC+BD+BCDACDBCBDBCD第20章20.6已知組合邏輯電路圖，確定它們的邏輯功能。分析步驟：（1）根據(jù)邏輯圖，寫(xiě)出邏輯函數(shù)表達(dá)式 （2）對(duì)邏輯函數(shù)表達(dá)式化簡(jiǎn) （3）根據(jù)最簡(jiǎn)表達(dá)式列出真值表 （

22、4）由真值表確定邏輯電路的功能組合邏輯電路：邏輯電路在某一時(shí)刻的輸出狀態(tài)僅 由該時(shí)刻電路的輸入信號(hào)所決定。20.7 組合邏輯電路的分析與綜合第20章 20.720.7.1 組合邏輯電路的分析&1例: 分析下圖邏輯電路的功能。&1&ABYABABABY=ABAB=AB+AB真值表A B Y0 0 10 1 01 0 01 1 1功能:當(dāng)A、B取值相同時(shí)， 輸出為1, 是同或電路。YAB=第20章 20.7例:分析下圖邏輯電路的功能。Y1=A+B=A BY3=A+B=A BY2=A+BA+B+=(A+B)(A+B)=AB+AB真值表A B Y10 0 00 1 01 0 11 1 0Y2Y31 0

23、0 10 01 0功能: 當(dāng) AB 時(shí), Y1=1; 當(dāng) A111根據(jù)給定的邏輯要求，設(shè)計(jì)出邏輯電路圖。設(shè)計(jì)步驟：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變 量，列出真值表 （2）由真值表寫(xiě)出邏輯函數(shù)表達(dá)式 （3）化簡(jiǎn)邏輯函數(shù)表達(dá)式 （4）畫(huà)出邏輯圖第20章 20.720.7.2 組合邏輯電路的綜合三人表決電路例：設(shè)計(jì)三人表決電路10A+5VBCRY第20章 20.7ABC00011110011275346001110010ABCY00000001101110001111010010111011真值表Y=AB+AC+BC=AB+AC+BC=AB AC BC第20章 20.7三人表決電路10A+5V

24、BCRY=AB AC BCY&第20章 20.7例：設(shè)計(jì)一個(gè)可控制的門(mén)電路，要求：當(dāng)控制端 E=0時(shí)，輸出端 Y=AB；當(dāng)E=1時(shí)，輸出端 Y=A+B控制端EABY00000001101110001111010010111011真值表輸入輸出EAB00011110011275346001110010Y=EB+EA+AB第20章 20.7&EABY120.8 加法器第20章 20.8 兩個(gè)二進(jìn)制數(shù)相加，稱為“半加”，實(shí) 現(xiàn)半加操作的電路叫做半加器。=1&ABSCCOSCABS=AB+AB=A+BC=AB半加器邏輯圖半加器邏輯符號(hào)真值表A B C0 0 00 1 01 0 1 1 S010 11

25、01.半加器 被加數(shù)、加數(shù)以及低位的進(jìn)位三者相加稱 為“全加”，實(shí)現(xiàn)全加操作的電路叫做 全加器。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+ AnBnCn-1+AnBnCn-1 +AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn +AnBn)Cn-1=SCn-1+S Cn-1=S + Cn-1S=An + BnCn=S Cn-1+An Bn2. 全加器第20章 20.8COCnAnBnCISnCn-1Sn=SCn-1+ SCn-1Cn= SCn-1+AnBn全加器邏輯符號(hào)由半加器及或門(mén)組成的全

26、加器第20章 20.8半加器半加器AnBnCn-1CnSnSAnBnS Cn-11=1&ABSC例：試構(gòu)成一個(gè)三位二進(jìn)制數(shù)相加的電路Ci S iAi Bi Ci-1Ci S iAi Bi Ci-1Ci S iAi Bi Ci-1S0S1S2C2A2 B2A1 B1A0 B0第20章 20.8例：試用74LS183構(gòu)成一個(gè)四位二進(jìn)制數(shù)相加 的電路S0S1S2C3A2 B2A1 B12Ci 2S 1Ci 1S2A 2B 2Ci-1 1A 1B 1Ci -174LS1832Ci 2S 1Ci 1S2A 2B 2Ci-1 1A 1B 1Ci -174LS183S3A0 B0A3 B3 74LS183是

27、加法器集成電路組件，含有兩個(gè)獨(dú)立的全加器。第20章 20.8例:用全加器構(gòu)成五人表決 電路Ci S iAi Bi Ci-1Ci S iAi Bi Ci-1Ci S iAi Bi Ci-1YA B CD E123A B C1 1 10 0 00 1 11 1 00 0 11 0 0DE狀態(tài)Y無(wú)須判別無(wú)須判別只要有一個(gè)1全為0全為1只要有一個(gè)0101010A、B、C、D、E為五個(gè)輸入量；Y為輸出量。第20章 20.820.9 編 碼 器編碼：用數(shù)字或符號(hào)來(lái)表示某一對(duì)象或信號(hào)的過(guò)程稱為編碼 n位二進(jìn)制代碼可以表示2n個(gè)信號(hào)8421編碼：將十進(jìn)制的十個(gè)數(shù)0、1、29編成二進(jìn)制的8421代碼第20章 2

28、0.9對(duì)象 代碼編 碼 器 電 路編碼器& +5VR10DCBA0 1 2 3 4 5 6 7 8 9 0111第20章 20.9數(shù)字集成編碼器T1147T114716 15 14 13 12 11 10 91 2 3 4 5 6 7 8 I4 I5 I6 I7 I8 Y2 Y1 地 VCC N Y3 I3 I2 I1 I0 Y0I1I9：信號(hào)輸入端 低電平有效Y0Y3：信號(hào)輸出端 以反碼形式 輸出第20章 20.9 譯碼是編碼的反過(guò)程，將二進(jìn)制代碼按編碼時(shí)的原意翻譯成有特定意義的輸出量。20.10 譯碼器和數(shù)字顯示20.10.1 變量譯碼器若輸入變量的數(shù)目為n，則輸出端的數(shù)目N=2n例如：2

29、線4線譯碼器、 3線8線譯碼器、 4線16線譯碼器等。 現(xiàn)以3線8線譯碼器74LS138為例說(shuō)明第20章 20.10代碼 對(duì)象1 2 3 4 5 6 7 8 A0 A 1 A2 SB SC SA Y7 地 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y674LS13816 15 14 13 12 11 10 91 2 3 4 5 6 7 874LS138管腳圖A2 A0是譯碼器輸入端，Y0 Y7是譯碼器輸出端。且低電平有效。SC SB SA為三個(gè)使能輸入端，只有當(dāng)它們分別為0、0、1，譯碼器才正常譯碼；否則不論A2 A0為何值，Y0 Y7都輸出高電平。第20章 20.10A2 A1 A0 Y0

30、Y2Y5Y4Y1Y3Y6Y774LS138 真值表0000111000111101001011010 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0Y0=A2A1A0 Y1A2A1A0 =Y2=A2A1A0 Y7=A2A1A0 SCSASB+1 01 01 01 01 01 01 01 0101 1 1 1 1 1 1 11 1 1 1 1 1 1 1第20章 20.101A0 A2 A2 A2 A1 11A1 A1 A0 A0 &Y0=A2A1A0 &.&Y7=A2A1A0 Y1A2A1A0 =當(dāng)SA=1、SB= SC =0時(shí)，才正常譯碼。第20章 20.101SASBSCG1 任何一個(gè)三輸入變量的邏輯函數(shù)都可以用74LS138和一個(gè)與非門(mén)來(lái)實(shí)現(xiàn)。 例：用74LS138